数字电路基础知识（一）

PS：为了面试准备的，总结的比较粗糙。

真值表/卡诺图

1.建立时间和保持时间

Setup time， Tsu 建立时间  在时钟沿到来之前数据稳定不变的时间，如果建立的时间不满足，那么数据将不能在这个时钟上升沿被稳定的打入触发器

Hold time，  Th  保持时间  时钟沿到来之后数据稳定不变的时间，如果保持时间不满足，那么数据同样也不能被稳定的打入触发器

Clock-to-Output Delay，Tco 数据输出延迟，输出响应时间 当时钟有效沿变化后，数据从输入端到输出端的最小时间间隔。

触发器输出的响应时间，也就是触发器的输出在clk时钟上升沿到来之后多长的时间内发生变化，也即触发器的输出延时。

 

 

数据到达时间Tda：

 

数据建立时间Tsu:

建立时间裕量（Setup Slack）:

 

保持时间裕量（hold slack）:

 

上述时序关系也解释了为什么时钟频率过快或者数据延时太大，都会导致错误的时序。（与STA静态时序分析有关）

                 

2.施密特触发器

当输入电压高于正向阈值电压，输出为高；当输入电压低于负向阈值电压，输出为低；当输入在正负向阈值电压之间，输出不改变。

这种双阈值动作被称为迟滞现象，表明施密特触发器有记忆性。

施密特触发器有两个稳定状态，可以把边沿变化缓慢的周期性信号变换为边沿很陡的矩形脉冲信号。例如将三角波、正弦波等变成矩形波。

 

3.格雷码

任意两个相邻的码字只有一位二进制数不同。

 

可以使装置做数字步进时只改动最少的位元数以降低误码率。

 

4.锁存器（latch）和触发器（flip-flop）

都是时序逻辑（输出不但与当前输入有关还和上一次的输出有关）

Latch是电平触发，输出同所有输入信号有关，输入信号变化，latch就变化；

Flip-flop受时钟控制，只有在时钟触发时才采样当前输入，产生输出。

区别：latch没有时钟端，无法做到同步，输出容易产生毛刺；如果用门电路来搭建，latch消耗的门资源比ff要少。

 

触发器的电路图由逻辑门组合而成，其结构均由R-S锁存器派生而来。

在R-S锁存器的前面加一个由两个与门和一个非门构成的附加电路，则构成D触发器。

 

 

为什么需要触发器：触发器能保存数据，保存电路状态；触发器是在时钟边沿触发，用时钟同步是让整个电路能同步整齐划一的工作；乘法器的计算部分是组合逻辑，不需要触发