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RSS订阅原创 FPGA学习7-安装petalinux遇到问题
1、安装成功，启动petalinux-config --get-hw-description ../hardware/ 命令，报出“failed to menu config project component..."解决方法：把Ubuntu放大界面，全屏，问题解决。2、安装petalinux时，拷贝petalinux-v2020.1-final-installer.run至 ubuntu 系统下，设置权限sudo -smkdir -p /opt/pkg/petalinuxchgrp ale..
2022-05-04 22:21:13
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原创 FPGA学习6-hls简易操作
1、VITIS HLS 软件Create Project 或在左上角 File-> New Project ，设置工程名和路径，next一路，在 Clock Period 一栏可填入运行时钟的周期，软件会根据此时钟进 行逻辑优化，可根据实际需要填写。在此框内part selection内点击...，选择硬件平台。点击finish左上角source右键新建一个cpp文件(后缀一定是c或者cpp,不然编译会报错)，编写源码，在project中点击设置图标（project setting。。
2022-05-04 15:03:01
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原创 FPGA学习5-PL和PS互联
1、GPIO外设1）EMIO部分寄存器参考UG1085，BAKN0-BANK2为MIO78个，BANK3-BANK5 EMIO(扩展接口，再PL端)96个，IO配置里设置EMIO，生成cpu核上点击多出的 GPIO_0 端口右键选择 Make External，将端口信号导出。点击引脚并修改引脚名称。保存设计。点击 xx.bd 右键选择 Generate Output Products，重新生成输出文件，顶层文件会更新出新的管脚，通过约束文件进行引脚绑定（端口名称一定要和顶层文件端口一.
2022-05-04 10:49:57
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原创 FPGA学习4-Vivado和Vitis学习
1、vivado上建立工程（FPGA学习3）2、点击“Create Block Design”，创建一个 Block 设计，即图形化设计，弹出对话框名字Design name尽量简短，否则在 Windows 下编译会有问题。3、点击“+”（Add IP），搜索IP核，我的开发板是zynq,找到IP核后双击这个IP核，在左侧的窗口进入编辑，参考xilinx的ug1085。下面的配置是根据硬件原理图来设置。4、在 I/O Configuration 窗口，配置BANK电压，如配置 .
2022-05-03 15:29:31
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原创 FPGA学习3-Vivado简易使用方法
一、创建 Vivado 工程1）启动 Vivado，在 Windows 中可以通过双击 Vivado 快捷方式启动；linux在终端source /tools/Xilinx/Vivado/...../settings64.sh vivado& 2）在 Vivado 开发环境里点击“Create New Project”，创建一个新的工程，向导界面点击next，填写工程名，next3）工程类选择RTL PROJECT,NEXT,目标语言可以选择Verilog，仿真语言选混合，...
2022-05-01 15:07:49
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原创 FPGA学习2-温故VerilogHDL
重新捡起Verilog、VHDL和SystemVerilog，后面一一学习。1、数据类型1）常量：整数，二进制b,八进制o，十六进制h;X和Z，X为不定值，Z为高足；下划线为方便可读性;参数parameter：可以标识符定义常量。如parameter width=16 ,使用时如定义寄存器 reg[width-1:0]。参数传递：在模块中如果有定义参数，在其他模块调用此模块时可以传递参数，并可以修改参数，可以在module后用#（）module ram ...
2022-05-01 00:11:27
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原创 【无标题】Cadence一些问题汇总
最近重新拿起Cadence来硬件开发，DRC时候遇到一些问题在此记下来，方便后续再遇到查看。1.Annotation,点击reset后重新编号中遇到Cannot perform annotation of heterogeneous part U128A?错误.....原因：在一个原理图中出现多个相同的拆分器件（U1A,U1B），可能是拷贝也可能是新增。解决方法：在元器件中增加一个属性区分，并将这个属性增加到Annotation配置里。如增加属性newproperty,值里将第一个为1，其他同元
2022-03-02 19:16:02
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空空如也
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