FPGA学习2-温故VerilogHDL

重新捡起Verilog、VHDL和SystemVerilog，后面一一学习。

1、数据类型

1）常量：

整数，二进制b,八进制o，十六进制h;

X和Z，X为不定值，Z为高足；下划线为方便可读性;

参数parameter：可以标识符定义常量。如parameter width=16 ,使用时如定义寄存器 reg[width-1:0]。

参数传递：在模块中如果有定义参数，在其他模块调用此模块时可以传递参数，并可以修改参数，可以在module后用#（）

module ram                                                module top(input....);         

#(parameter depth=16)                              rom  #(.depth(32))   //一个时候可以 rom #(32)           

(input wire......)                                            endmodule                    

endmodule

若是VHDL，用的是generic（depth：integer）；映射采用 generic map (depth=>16)

parameter可以模块间的参数传递，全局性