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RSS订阅原创 Quartus Prime 17.0及以上版本编译之后无法打开PLL MegaWizard的解决办法
1.出现的问题 在Quartus Prime 17.0及以上版本中，使用PLL并且编译之后无法再次打开PLL MegaWizard进行PLL参数的修改。 IP Component中能看到PLL，但是打开就是PLL.v的源文件，只能修改一下频率。没法再打开GUI修改界面。2.解决方法...
2019-03-18 09:34:36
3673
原创 固化JIC文件后无法在AS模式下下载程序的解决办法
1.出现的问题 使用DE1-SoC开发时，在某次固化JIC文件到EPCQ后发现无法再次下载SOF或JIC文件。下载时Programmer会显示（Failed），并且无法“Auto Detect”,提示“unable to scan device chain，hardware is not connect”。如图： &nbs...
2019-03-08 08:49:56
2707
Gen_TestBench.exe
TestBench生成器
首次更新 2021.8.14
根据同一路径下的Verilog/System Verilog文件生成相对应的TestBench；
自定义时钟频率；
适应不同编辑器；
限制：
只能生成单个文件的TestBench，且要在同一目录下；
时钟信号必须包含“clock”或“clk”，大小写不限；
复位信号必须包含“reset”或“rst”，大小写不限；
后缀为“_n”的复位信号会被识别为低电平有效，否则默认高电平有效；
目前只支持端口声明在端口列表里的设计文件。
2021-08-14
Enc8b10b.rar
基于LUT的8B/10B编码器。
一个时钟周期出结果；
先进行5B/6B编码，并更新RD信号，再根据更新后的RD信号进行3B/4B编码，且产生下次编码的RD信号。
2019-12-13
空空如也
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