SV中automatic在task/function的用法

Function或task的生命期仅见于Verilog语言。Verilog早期仅有静态生命期(static lifetime)，无论是function还是task，用来描述硬件，无论调用多少次，同一个Task或者function都是分配一个地址。

这意味着，过程的参数和局部变量，都没有调用堆栈。这是和其它大多数语言完全不同的，需要特别注意。

这也就意味着，你不能有递归和重入的过程。

example1：
`timescale 1ns/1ps

program test();

// define the function

  function integer factorial (input [31:0] operand);

    if (operand >= 2)

      factorial =factorial (operand - 1) * operand;

    else

      factorial = 1;

   endfunction: factorial

// test the function

  integer result;

  initial begin

    for (int n = 0; n <= 5; n++) begin

      result = factorial(n);

      $display("%0d factorial=%0d", n, result);

    end

  end

endprogram

结果如下：

原因是因为这个代码实现的是个递归函数，对于静态变量，只分配一次地址，所有的值在同一个地址计算，因此展开后是无法计算的，计算方式是P=P*n。因此输出的值就是展开后不需要递归的那个值，也就是1.

解决办法是添加automatic，这样就相当于把所有Task和function都放到堆栈中，可以展开计算，自动添加下标。计算方式是p2=p1*n

`timescale 1ns/1ps

program automatic test();

// define the function

  function integer factorial (input [31:0] operand);

    if (operand >= 2)

      factorial =factorial (operand - 1) * operand;

    else

      factorial = 1;

   endfunction: factorial

// test the function

  integer result;

  initial begin

    for (int n = 0; n <= 5; n++) begin

      result = factorial(n);

      $display("%0d factorial=%0d", n, result);

    end

  end

endprogram

example2：

program test();

task add(int a, int b);

#3;

$display("the sum is %0d", a+b);

endtask

initial

fork

  begin

    add(2,3);

  end

  begin

    #1;

    add(3,4);

  end

join

endprogram

结果如下：

原因在于两次值存储的位置是一个地方，因此第二次把第一次覆盖了，打印出同一个值。

如果加上automatic，那么系统自动添加下标，放到堆栈中，相当于两个add，一个add1，一个add2.不会覆盖

修改后代码如下：

program automatic test();

task add(int a, int b);

#3;

$display("the sum is %0d", a+b);

endtask

initial

fork

  begin

    add(2,3);

  end

  begin

    #1;

    add(3,4);

  end

join

endprogram

仿真结果如下：

因此，在Systemverilog中，我们最好默认加上automatic，除非在极为特殊的情况下才不加，否则很容易出现意外情况。

本文转载自公众号IC数字小站。