芯片前端电路设计
今天你芯动了吗
这个作者很懒,什么都没留下…
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Verilog中复位信号为什么要强调同步撤离?
1.位于复位这个行为而言,异步操作时完全可以的,因为所有的元器件都会最终回到初始值,那么有没有出现亚稳态、谁先谁后其实都没有关系,就像电视剧里说的”反正早晚都是si,早si晚si又有什么区别“,就是这个道理,对功能完全不会有影响。2.但是对于撤销不行啊,一旦复位撤销了各个元器件就会开始工作了,如果复位撤销点到达各个元器件的时间有差别,或者正好打在了时钟的亚稳态窗(即在Tsetup+Thold内跳变了)上了,就会造成有的器件当前周期开始工作,而有的器件在下一周期开始工作,那整个系统就崩盘了这是绝对不允许的,原创 2020-07-25 08:39:03 · 570 阅读 · 0 评论 -
Verilog电路设计小技巧之功耗优化
–不积跬步无以至千里记录Verilog电路设计中的点点滴滴对ASIC流程而言,功耗一直是一个重点关注的问题,时钟树的功耗消耗达到芯片动态功耗的30%~60%,因此,电路不工作时关断时钟是目前降低动态功耗最常用和最成熟的手段之一。下面分享从RTL实现角度来降低动态功耗的一些“投机取巧”。1、模块级时钟门控对于一些功能较独立,通常用于处理某一特定命令流或数据流的模块,可以在其外部手动例化一个...原创 2020-04-01 21:29:50 · 1697 阅读 · 0 评论 -
Verilog电路设计小技巧之表达式位宽
–不积跬步无以至千里记录Verilog电路设计中的点点滴滴今天想说说verilog中表达式的位宽问题,编码过程中,经常会出现很多表达式位宽不匹配。基本上在跑lint的时候,只要一个表达式中有任意2个操作数的位宽不一致时lint都会报。但是实际上并非所有的位宽不匹配都有问题。如以下Warning:Warning类型的意思是逻辑中存在self-determined expression,需要...原创 2020-03-20 10:39:10 · 7691 阅读 · 3 评论 -
Verilog电路设计小技巧(1)
–不积跬步无以至千里记录Verilog电路设计中的点点滴滴1)乘法器一定谨慎使用!FPGA中可以调用DSP单元,但芯片中是用累加器搭建起来的,非常费资源!推荐使用位拼接的形式。下图中注释代码使用乘法器实现,非注释代码使用位拼接实现。...原创 2020-03-13 10:23:04 · 707 阅读 · 0 评论