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数字IC设计——跨时钟域篇4（多比特处理）一、 两级触发器的问题两级触发器存在的问题如果简单的按照单比特信号穿越方法各bit打两拍单独穿越，则会造成各个bit穿越时间不一致（寄存器对于每个信号的延迟时间不一样），则会造成另一个时钟域里面有一些被前一个时钟沿采到了，有些被后面的采到了，导致目的时钟域采到的值错误，造成中间态无意义的数据。解决多比特跨时钟域方法如果多比特信号之间存在逻辑关联性，可以在源时钟域将信号合成一个单一的控制信号，然后进行两级寄存器同步。下左图是错误的处理方式，右图是正

数字IC设计——跨时钟域篇3（单比特处理）下面介绍常见的单比特跨时钟域的处理方法一、慢时钟域信号同步到快时钟域的处理方法：两级寄存器同步慢时钟信号进入到更快的时钟域时（频率相差2倍以上），此时不用考虑快时钟域信号采样丢失问题，可以考虑使用两级触发器进行同步处理。边沿检测同步器慢时钟信号进入到更快的时钟域时（频率相差2倍以上）,为了避免快时钟域多次采样到有效信号，快时钟需要对信号进行边沿检测。需要使用边沿检测同步器握手处理（单比特比较少用）当一个慢时钟域的单比特信号进入到更快的时钟

数字IC设计——跨时钟域篇2（亚稳态）数字IC设计——跨时钟域篇2（亚稳态）### 一、建立时间与保持时间**前提条件**：==对任何一种触发器，在时钟触发沿前、后的一个小时间窗口内，输入信号必须稳定。==

数字IC设计——跨时钟域篇1一、时钟域概要1. CDC介绍CDC（clock domain crossing）检查（跨时钟域的检查）是对电路设计中同步电路设计的检查。非同步时钟没有固定的相位关系，这样Setup/Hold不满足而产生了亚稳态是无法避免的。我们采用同步设计的方法保证亚稳态不会无序的在电路中传播，从而导致功能问题。随着当今SOC设计的规模越来越大，时钟越来越多，工作模式越来越复杂。跨时钟域电路不但多，而且非常复杂。 在当今的电路设计中我们通常使用多级同步，异步FIFO，握手等同步设计来保