用心记录每天的学习，提升自己，虽然有的很基础但真的很重要！

数字IC设计 FPGA——再谈乘法器设计（使用Verilog 原语 LUT 进行四位乘法器设计）乘法器同加法器一样，在数字信号的各种算法中被频繁的使用，并且对于整个系统的速度的影响是很大的。那么如何实现快速高效的乘法器关系着整个系统的运算速度和资源效率最大化的利用。乘法操作分为有符号操作和无符号操作两大类，无符号操作相对于一、乘法器架构1. 乘法器2. 乘法器结构二、乘法器的 Verilog 原语设计2. Verilog代码3. RTL结构图4. 仿真结果如下：5. 综合之后资源的利用

数字IC设计 FPGA——再谈加法器设计（使用Verilog 原语 进行四位加法器设计）前面介绍了关于xilinx FPGA CLB的基本原理和结构，以及如何使用原语进行设计一、基于LUT3的四位加法器设计对于generate语句块，这是Verilog 2001语法中新增的语法，但需要注意generate-for语句：二、基于LUT5的四位加法器设计利用LUT3设计四位加法器的资源利用及延迟情况对于上面利用LUT3来设计加法器的情况，无论是资源使用情况还是延迟都两级形成四位全加器的资源利用和延迟

浅谈XILINX FPGA CLB单元 ()一、概述1）一个CLB 等于2个Slice2）一个Slice等于4个6输入LUT+8个触发器(flip-flop)+算数运算逻辑二、CLB的介绍2. CLB结构组成三、CLB的各部分详细结构ASMBL体系结构CLB、LUT、存储单元、Distributed RAM、移位寄存器、多路复用器、进位逻辑(Carry Logic)

一、分布式RAM(Distributed RAM)SLICEM中的函数发生器添加一个据输入端口和使能就将 其拓展成一个分布式 RAM。分布式 。分布式 RAM的资源可以在 SLICE中配置， 中配置。RAM的主要特点。二、SLICEM中配置RAM元素可实现以下配置，使用分布式RAM需要注意的地方，分布式RAM配置包括：三、以RAM128X1D 为例（128位的 1位输出的随机存储器）三、Xilinx 官方 Vivado中RAM128X1D的原语（primitive）描述Verilog 中 关键部分

浅谈XILINX FPGA CLB单元 之 移位寄存器（移位寄存器、SRL32）一、移位寄存器1. SLICEM函数发生器也可以配置为32位移位寄存器2. 移入D（DI1 LUT引脚）和移出Q31（MC31 LUT引脚）线路将LUT级联 二、 移位寄存器的功能与应用 三、XILINX FPGA 中LUT 中移位寄存器的复用情况一个LUT可以用于产生2个16bit移位寄存器，地址是复用的利用SRL32 组成 64/96/128 bit的移位寄存器，利用四、移位寄存器数据流

浅谈XILINX FPGA CLB单元 之 进位逻辑链（CARRY4原理分析，超前快速进位逻辑结构）一、可配置逻辑块(Configurable Logic Block, CLB)简介CLB可配置逻辑块是指实现各种逻辑功能的电路，是xilinx基本逻辑单元。其中包含4个6输入LUT、进位链、多路复用器和8个寄存器 二、进位逻辑链CARRY4模块三、CARRY4结构能实现快速超前加法的原理1. CARRY4的原理过程:1)端口S[3:0]是要求数据的异或输入；2)端口DI[3:0]是数据的输入