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SOC时钟——时钟的属性（时钟偏斜skew、时钟抖动jitter、时钟延迟Latency、时钟转换时间等）一、 时钟skew——时钟相位上的不确定性1.定义：skew指同一个时钟产生不同的相位的子时钟，主要和布线、buffer等有关系；skew永远存在，并且一定程度上会影响电路的时序2.表现形式：线延迟：同一个时钟到达各寄存器的的时间不同buffer延迟：时钟产生经过buffer延迟后的时钟相位存在偏差3.时钟skew示意图结构上：skew计算：Skew = Tclk2 - Tclk

SOC时钟——一文看懂所有锁相环PLL的对比（模拟PLL、全数字PLL、模拟DLL、数字DLL）锁相环在时钟的处理和产生非常的重要，可以将时钟比作为整个芯片工作的起跳脉搏，主要分为PLL和DLL两大类，其中PLL又分为模拟PLL和数字PLL；DLL也分为模拟DLL和数字DLL。关于PLL和DLL的文章介绍请参考如下:SOC时钟——延迟锁相环DLL(Delay Loop Lock)介绍SOC 时钟源PLL锁相环详细介绍——IC设计时序逻辑的灵魂下面给出了各种PLL的结构、特点、优势、劣势的对比：

1. DLL(Delay Loop Lock)延迟锁相环主要用在数字电路中，用作相位延迟补偿、时钟调整；DLL\PLL的区别基于数字抽样，在输入时钟和输出时钟之间插入buffer,通过控制逻辑决定延迟级数，来控制输入时钟和反馈时钟上升沿一致；时钟分布网络将时钟送到内部寄存器的时钟端口，控制逻辑对输入时钟和反馈时钟进行抽样、比较、调整延迟线的长度2. DLL的特点：1）用于相位延迟补偿、时钟输出能够真实、迅速的反映输入时钟、跟踪输入时钟；2）锁定的时钟频率不能过低，主要由于延迟电路级

SOC 时钟源PLL详细介绍——IC设计时序逻辑的灵魂本节介绍SOC设计中时钟的组件PLL部分的介绍，PLL可以认为是IC设计中时序逻辑的灵魂所在，理解和掌握PLL的结构和原理是非常有必要的

SOC RTC时钟——为什么实时时钟的晶振都是32.768KHZ呢？0. 实时时钟（RTC,Real Time Clock）实时时钟的缩写是RTC(Real_Time Clock)。RTC 是集成电路，通常称为时钟芯片1. 晶振晶振一般叫做晶体谐振器，是一种机电器件，晶振是石英振荡器的简称，英文名为Crystal是用电损耗很小的石英晶体经精密切割磨削并镀上电极焊上引线做成。晶振的作用：提供基准频率。2. RTC的晶振：任何实时时钟的核心都是晶振，晶振频率为32768 Hz 。它为分频计数器提供

在数字电路设计中，模块的运行时钟切换时，需要考虑到是否会产生毛刺，小小的毛刺有可能导致电路运行的错误。所以时钟切换时需要特别的处理。1.主要的结构框图：2.触发器关键部分源码：3. 源码module gf_ckmux #( parameter SRC_CLK_NUM = 2 //support 2/4/8)( input ...

SOC设计——时钟切换的MUX设计 glitch free技术（一种防止毛刺产生的多路选择器设计）0. 为何需要时钟Glitch Free技术在SOC的设计中，经常需要用到大量的时钟源的选择与切换，以及时钟的分频，其中对于时钟的切换就显得尤为重要，并且如何在切换时钟源的过程中消除毛刺（glitch）。对于时钟的分频技术后续会介绍。我们首先看一下如果不适用glitch free技术，来看时钟源...