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FPGAmaster创新者
主要做FPGA教学和项目分享，我对FPGA领域非常感兴趣,多年来一直在研究和学习各种FPGA知识与技能。我会在博客中分享学习FPGA所需要的理论知识、实用技巧与项目实践等内容,帮助广大FPGA爱好者更轻松地入门和提高。如果你对FPGA也感兴趣,欢迎关注我的博客,一起学习和交流。我相信只有不断学习和分享,我们的技术才能不断进步。如果你有任何FPGA相关的问题,也可以在我的博客下面留言,我会尽力帮助解答你的疑问。最后,感谢大家对我的支持,我会持续输出更多FPGA方面的原创内容。谢谢!
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vivado与vscode完美结合/vivado联合vscode/vivado关联vscode
在编写verilog有一个跟头疼的问题，就是不能像C那样直接跳转到定义变量的位置，有时候定义的变量多了，就不知道位宽和这个变量的意义了，还有从头去找，很是麻烦，下面介绍一种非常简单的就能跳转到定义位置的方法。原创 2024-01-16 11:54:03 · 2656 阅读 · 7 评论 -
时序违约修复-----笔记
平常编写FPGA程序的时候，最麻烦的就是时序违约平常设计FPGA的时候，明明仿真都是对的，但是下板测试总会出现莫名其妙的问题。还有就是vivado每次编译出来的下板后现象都不一样，并且vivado没有报错的情况，这些问题的罪魁祸首就是时序紊乱，也可以说是时序违规。原创 2024-01-03 13:13:33 · 472 阅读 · 1 评论