DDR的PCB设计

标签： ddr dqs dqm 分组等长 it

分类： EDA

转贴：关于DDR的PCB设计

A. 定义：双倍速率SDRAM（ Dual Date Rate SDRAM ， DDR
SDRAM）：又简称DDR，由于它在时钟触发沿的上、下沿都能
进行数据传输，所以即使在133MHz 的总线频率下的带宽也能达
到2.128GB/s。它的地址与其它控制介面与SDRAM 相同，DDR
不支持3.3V 电压的LVTTL，而是支持2.5V 的SSTL2 标准
B. 关于DDR SDRAM
DDR 存储芯片有多种形式，其封装有SOP/BGA/SLOT（插槽）；但原
理基本是相同的。
1. 信号定义说明
信号名功能备注
CK/CK# 系统时钟数据输出的参考（差分信号）
CKE 时钟使能高电平有效
CS# 片选信号
RAS#、CAS# 行、列地址锁定信号
WE# 写信号
BA0、BA1 BANK 地址信号有效
A0… ..A12 地址信号
DQ0… .DQ15 数据信号
DQS0/DQS1 数据闸门信号数据传送时钟
DM(DQM) 数据输入输出控制信号
VDD/VDDQ 输入输出电源
VSS/VSSQ 输入输出GND
Vref SSTL_2 参考电压
信号分组，我们把它分为三组
（1） DDR_A/C(包含Address、Control 信号)
（2） DDR_CLK(包含所有的CLK+/-信号)
（3） DDR_DQ/DQS(包含Data、Ecc、Dqs、DM 信号);

2. 布局时应注意以下几点：
(1)对于DIMMs，匹配电阻应靠近第一个DIMMs 放置
对于SOP/BGA，匹配电阻应根据不同的芯片确定放置端，
若时钟有加匹配电配，则电阻可靠控制芯片放置；
(2)所有的上拉电阻摆放在最后一个DIMMs 之后，每四至六个信号放
置一个0.1uf 或者0.22uf 的0603 封装的电容且靠近上拉电阻,对于
SOP/BGA 可参照处理；
(3)。要保证DDR 芯片有足够的去耦电容，且要有大个的BUCK 电容；
(4). 存储芯片尽量靠近控制芯片放置，使得整体布线尽量的短。

3. 布线时应注意以下几点：
（1） 间距方面的要求
（a） CLK 信号于其它信号保持4：1 的space
CLK 以差分形式1：1 的space 布线
（b） DQ/DQS 信号以3：1 的space 布线，与其它信号保持4：1
的space（3：1（即线边缘与线边缘的距离）＝3X 线到相邻
地平面的距离），为了绕线方便，我们把DQ/DQS 分为九组，
分别为
Group0:DQ(0..7)、DQS0、(DM0)
Group1:DQ(8..15)、DQS1、(DM1)
. . .
Group7:DQ(56..63)、DQS7、(DM7)
Group8:ECC(0..7)、DQS8
（c） A/C 信号以3：1 的space 布线，与其它信号保持4：1 的space
（2）长度方面的要求应根据客户的设计要求严格处理；
4.布线要点
（1） CLK 以差分形式布线，抑制共模噪声
（2） 同组信号以相同层完成，尽量不换层，同一信号若换层，要有共
同的地回流平面，若没有共同地平面需在过孔处加地孔
（3） 使用排阻以节省PCB 空间
排阻到DIMMs 用表层处理，尽量短、顺畅