DDR3原理图及PCB设计精华总结（官方手册整理）-CSDN博客

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FPGA端

bank选择

最多使用3个连续bank，且时钟，控制、地址信号必须在中间bank，且三者必须在同一个bank，不可分开
Sys clk推荐放在控制bank，减少jitter，使用MRCC，
DDR3_CK必须在控制bank，MRCC，SRCC，DQS均可
如果有多个DDR3_CK，如2个rank设计，则2个Ck必须在同一个Byte lane
bank必须在同一列
DQS只能使用专用的DQS pin
为了更好的性能，应使用HP的DCI或HR的IN_TERM功能
VRP和VRN用于DCI，接80.6电阻
多出的2个pin可以用作控制or地址信号，如果是在地址bank
不可跨越SRL

电源时钟

仅速率小于or等于800M以下时，可使用内部Vref电源，此时Vref引脚可以当作普通IO使用
使用外部Vref时，Vref需要等于二分之一的VDD，可使用电阻分压产生，也可以DcDc，但是不可以用无关Vdd的DcDc。通常使用跟踪VDD的51200
Vref的抗干扰要求更高，走线和其他线间距要更大
DCI使用80.6ohm控制阻抗40，Rtt使用40.3ohm
连接到外部连接器时，需要电平buffer
FPGA端的1.5Vcco有6个pin，至少1个22uf，每脚一个0.1uf。Vref每脚1个0.1
DDR3端的VDD和VDDQ共18pin，需要2个22uf，8个0.1uf。DDR3_Vref每脚一个0.1uf
clk ref用于Idelay参考钟，通常为200M，可以跟随系统钟

DDR3颗粒端

Vtt在最末端上拉40电阻，离DDR3颗粒越近越好。
Vtt既拉又灌，使用高精度51200产生，端接电阻40ohm，需要就近放置0.1uf电容
Vref可以电阻分压，也可以51200。分为控制Vrefca和数据Vrefdq，分别用做各自的参考电压，提高DQ采样的精度
ODT，RST，CKE下拉1k，上电期间保持LVCMOS低。
参考钟CKpn，在最后一个颗粒的终端并联100ohm
系统钟sys clk使用100ohm分压产生
1.5V每脚至少1个0.1uf，至少2个22uf
Vref每脚至少1个0.1uf
如果DQ不使用，悬空。相应的DQS不使用，P接到地，N接到VDD，电阻是ODT的4倍或1K，DM不使用上拉到VDD，阻值是4倍ODT或1K

pcb设计

8位DQ，1个DM，1对DQS共11颗线为一组，分配在同一个BYTE，同组内DQ可以互换，同组信号要求同层走线，参考平面为地，不可跨分割，等长要求10mil以内，满足3W
CK信号要比DQS落后，到达颗粒端，以便对齐DQS和CK信号。对于颗粒或者UDIMM，推荐延时150ps到1600ps。对于RDIMM，推荐450ps到750ps。如果不满足，会导致写校准失败。
DQ、DM、DQS之间时间延迟差5ps以内，如果不在最高速度，可以适当放宽限制，UG586，table 1-67，其实就是等长要求
地址，控制和CK之间时间延迟差推荐8ps，最大25ps，如果不在最高速度，可以适当放宽限制。UG586，table 1-68
同bank的不同byte之间，延时最多1ns
单端阻抗控制在40，差分80。速率较高or 负载较重时，4个颗粒以上时，主干道低阻抗，线宽10mil，分支stub高阻抗，线宽4mil。平衡负载电容。
1333M及以上阻抗是40和80，1333以下使用50和100
控制和地址信号，等长要求25mil
DDR颗粒优先布置在控制器的同一平面，且距离尽量近，数据线尽量短
终端电阻Vtt走线越短越好，表层优先
Vtt电源线最少能3A，内层线宽不低于20mil，外层不低于30mil，铺铜方式连接，远离其它时钟电源
颗粒之间的中心距离不超过600mil
电源和地扇出线宽度至少10mil，推荐12mil
所有信号直接扇出，尽量走内层带状线
绕等长时5W原则
拓扑fly-by或混合树型fly-by，颗粒尽量靠近控制器
换层只用1次
非DDR信号远离