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RSS订阅原创 XILINX FPGA K7配置启动流程（官方手册整理）
1.在配置过程中，7系芯片需要的电压有，Vcco0，Vccaux，Vccbram和Vccint。 所有的Jtag配置引脚在一个独立的专用bank上，使用的电源也是专用电源Vcco0。多功能pin在14和15bank。bank0，14和15上的专用输入输出引脚使用Vcco0，Vcco14，Vcco15的LVCMOS电平，电平需要匹配，输出引脚使用12mA，fast slew rate。 上电过程中，Vccint必须有1.0V或0.9V的供电。JTAG模式下，只有Vcco0
2022-11-22 13:37:57
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原创 DDR3原理图及PCB设计精华总结（官方手册整理）
FPGA端bank选择最多使用3个连续bank，且时钟，控制、地址信号必须在中间bank，且三者必须在同一个bank，不可分开 Sys clk推荐放在控制bank，减少jitter，使用MRCC， DDR3_CK必须在控制bank，MRCC，SRCC，DQS均可 如果有多个DDR3_CK，如2个rank设计，则2个Ck必须在同一个Byte lane bank必须在同一列 DQS只能使用专用的DQS pin 为了更好的性能，应使用HP的DCI或HR的IN_TERM功能 VRP和VRN用于
2022-11-22 13:35:01
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原创 DDR存储原理，AC/DC判别标准深度解析（官方手册整理）
DDR存储原理1. 1个三极管和1个电容。word line控制开关，bit line读写电容通道。64ms刷新，超温32ms2. 写入过程：BL基准电压VDD/2，写1充电VDD，然后WL拉高打开三极管，对电容充电，然后WL拉低关闭三极管。写0放电到0，过程类似。3. 读出过程：打开三极管，电容改变BL的电压，由于BL寄生电容远大于存储电容，因此BL电压变化很小，使用Sense amplifier放大。同时，刷新存储电容。DDR实现1. 沟道结构。硅片上打沟道，然后电镀生成电容。难度大，可
2022-11-07 12:22:40
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空空如也
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