编写C代码makefile模板

make

make是一种控制编译，或者重复编译的工具，make可以自动管理软件的编译内容，方式和时机，从而使程序猿更多的把心思放到编写代码上。

makefile是一个文本形式的脚本文件，其中包含一些规则告诉make编译那些文件，怎么样编译以及在什么条件下编译。

makefile规则遵循以下集中通用形式

target：dependency [dependency [...]]
command
command
[...]

需要注意的是每一个command第一个字符必须是一个Tab键，不是空格

1.最简单的makefile

下面编写一个简单的makefile内容如下：
$ vim makefile

start:
    gcc -o hello hello.c

然后执行
$ make

当执行make这个命令的时候，会自动去找当前目录下的makefile文件执行

2.递增版makefile

start: hello.o
    gcc -o hello hello.o
hello.o:
    gcc -o hello.o -c hello.c

其中gcc -o hello.o -c hello.c这个是将hello.c编译成hello.o，gcc -o hello hello.o是将hello.o进行连接

当执行make的时候

如果没有hello.o文件，则执行：
gcc -o hello.o -c hello.c
gcc -o hello hello.o
如果有.o文件，则执行
gcc -o hello hello.o

---

那么我们肯定好奇，那个start是什么鬼
其实那个start是一个标号，如果只是单纯执行make命令，那么不会执行其他标号，除非第一个标号有依赖。

比如：

start:
    echo '11111'
all:
    echo '22222'

当执行make的时候永远不会打印22222，那么我们就要使用22222呢，那就必须使用命令：

$ make all

3.递增版makefile

start: hello.o
    gcc -o hello hello.o
    @echo '------------ok-----------'
hello.o:
    gcc -o hello.o -c hello.c
clean:
    rm -f hello.o

其中@目的是不输出这个语句本身，而是输出结果

makefile编写的基本语法

变量的定义：varname=some_test

变量的使用：${varname}

使用习惯是变量都是大写（不是必须，仅仅是习惯）

CC=gcc
start: hello.o
    $(CC) -o hello hello.o
    @echo '------------ok-----------'
hello.o:
    $(CC) -o hello.o -c hello.c
clean:
    rm -f hello.o

变量的替换：

CC=gcc
SRCS=hello.c
OBJS=$(SRCS:.c=.o)
EXEC=hello

start: $(OBJS)
    $(CC) -o $(EXEC) $(OBJS)
    @echo '------------ok-----------'
hello.o:
    $(CC) -o $(OBJS) -c $(SRCS)
clean:
    rm -f $(OBJS)

其中：OBJS=$(SRCS:.c=.o)这句的意思是：将SRCS这个变量所代表的的字符串中的.c转化成.o
所以hello.c就变成了hello.o文件。

再来看一个

.SUFFIXES:.c .o

CC=gcc
SRCS=hello.c
OBJS=$(SRCS:.c=.o)
EXEC=hello

start: $(OBJS)
    $(CC) -o $(EXEC) $(OBJS)
    @echo '------------ok-----------'
.c.o:
    $(CC) -o $(OBJS) -c $(SRCS)
clean:
    rm -f $(OBJS)

在其中.c.o:表示任何X.c文件与X.o关联

修改：

.SUFFIXES:.c .o

CC=gcc
SRCS=hello.c
OBJS=$(SRCS:.c=.o)
EXEC=hello

start: $(OBJS)
    $(CC) -o $(EXEC) $(OBJS)
    @echo '------------ok-----------'
.c.o:
    $(CC) -o $@ -c $<
clean:
    rm -f $(OBJS)

这里面的@和<表示什么呢？

`$@`表示：规则的目标文件
`$<`表示：规则中的第一个依赖文件

我们来整体说明下这个文件咋执行的：

• 首先进入第一行.SUFFIXES:.c .o说明已经.c和.o已经产生关系
• 然后start: $(OBJS)其中OBJS替换成hello.o说明要依赖hello.o文件
• 然后执行标号.c.o代表的语句g++ -o $@ -c $<其中$@是hello.o,$<表示hello.c

多个.c文件的编译

程序中应用到两个.c文件，那我们怎么改写我们的makefile呢？
其中注释为自己方便笔记加的

.SUFFIXES:.c .o  //.c和.o建立关联

CC=gcc
SRCS=hello.c\
        add.c  //同时编译两个.c文件

OBJS=$(SRCS:.c=.o)//ORJS=hello.o add.o
EXEC=hello


start: $(OBJS)  //依赖hello.o add.o
        $(CC) -o $(EXEC) $(OBJS)
        @echo '----------------ok------------'

.c.o:
        $(CC) -o $@ -c $<  //自动根据$(OBJS) 中.o的数量循环编译, 直到编译完所有的.c文件

clean:
        rm -f $(OBJS)

其中：

.c.o:
        $(CC) -o $@ -c $<  //自动根据$(OBJS) 中.o的数量循环编译, 直到编译完所有的.c文件

相当于有个循环，然后第一次是hello.o文件和hello.c文件操作，第二次是add.o和add.c文件进行操作