Verilog语法知识分享
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C.V-Pupil
小小FPGA技术人员一名,将自己工作学习中的有关代码分享,促使自己努力学习,如有相关技术人员,希望能与之交流分享。感谢!
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function—— Verilog的函数
function用法说明。原创 2023-09-14 22:00:00 · 1430 阅读 · 0 评论 -
Xilinx IDDR与ODDR原语的使用
ODDR原语使用说明原创 2023-09-07 17:15:14 · 971 阅读 · 0 评论 -
xilinx FPGA IOB约束使用以及注意事项
在xilinx FPGA中,IOB是位于IO附近的寄存器,是FPGA上距离IO最近的寄存器,同时位置固定。当你输入或者输出采用了IOB约束,那么就可以保证从IO到达寄存器或者从寄存器到达IO之间的走线延迟最短,同时由于IO的位置是固定的,即存在于IO附近,所以每一次编译都不会造成输入或者输出的时序发生改变。原创 2023-09-06 18:30:00 · 1628 阅读 · 0 评论 -
Verilog语法之generate (for、 if、 case)用法
对于同一功能多种不同实现方法的模块代码如何整合到一起呢?当然每种方法作为一个单独的模块使用一个.v 文件保存肯定是没有问题的,这个就不太便于后期的维护和使用。如果能将多种实现方法整合到一个模块保存在一个.v 文件,使用起来就更加的方便。方法肯定是有的,而且还不只一种。下面提供两种方式,宏定义法,和使用 generate -if 方法。提示:以下是本篇文章正文内容,下面案例可供参考宏定义法相对比较好理解,通过不同的宏定义条件编译方式进行选择某种实现方式。原创 2023-05-11 17:22:59 · 3106 阅读 · 1 评论 -
关于FPGA中锁存器的生成:if语句与case语句的完整性影响
数字电路设计中,不规范的描述语言,往往会产生意想不到的锁存器,导致综合出的数字电路出现逻辑错误。原创 2023-04-07 10:59:00 · 657 阅读 · 0 评论 -
Verilog语言中case、casex、casez的用法和区别
Verilog语言中case、casex、casez的用法和区别。原创 2023-04-04 14:30:36 · 679 阅读 · 1 评论 -
x<=a<=y与(x<=a)&&(a<=y)的区别
x原创 2023-03-20 17:02:02 · 245 阅读 · 0 评论 -
Modelsim观察波形--基础操作
在实际进行调试时候,经常需要查看被测模块内部的一些信号甚至被测模块中例化的多个子模块内部的信号,用来查找问题原因。此时,可以通过手动添加这些模块的信号到波形窗口中的方式来实现。原创 2023-02-28 14:37:55 · 13614 阅读 · 0 评论 -
verilog中的task用法
任务就是一段封装在“task-endtask”之间的程序。任务是通过调用来执行的,而且只有在调用时才执行,如果定义了任务,但是在整个过程中都没有调用它,那么这个任务是不会执行的。调用某个任务时可能需要它处理某些数据并返回操作结果,所以任务应当有接收数据的输入端和返回数据的输出端。另外,任务可以彼此调用,而且任务内还可以调用函数。原创 2023-02-16 10:33:17 · 1378 阅读 · 0 评论 -
Verilog中的parameter
Verilog中的parameter原创 2023-02-13 10:14:11 · 1632 阅读 · 0 评论