一.基本知识
Raw RGB 每个像素只有一种颜色(R、G、B中的一种);
RGB 每个像素都有三种颜色,每一个的值在0~255之间;
在手机摄像头的测试过程中,由sensor输出的数据就是Raw data(Raw RGB),经过彩色插值就变成RGB。
也不一定就是测试过程,想要获得真正的图像,都必须有的一个过程;
sensor输出的数据格式,主要分两种:YUV(比较流行),RGB,这就是sonsor的数据输出;这其中的GRB就是Raw RGB,是sensor的bayer阵列获取的数据(每种传感器获得对应的颜色亮度);
RGB Bayer(CMOS sensor直接输出的数据):
四种不同的格式如下:
二.FPGA代码
1.bayer2RGB模块
module Bayer_RGB #(
parameter ROW_WIDTH = 1920,
parameter COL_WIDTH = 1080
)
(
input I_clk_pixel,
input I_rst_p,
input I_v_sync,//high active
input I_h_sync,//high active -data valid
input [7:0] I_bayer_data,
output O_RGB_data_valid,
output [7:0] O_RGB_data_R,
output [7:0] O_RGB_data_G,
output [7:0] O_RGB_data_B,
output O_v_sync
);
reg v_sync_d1;
reg v_sync_d2;
reg v_sync_d3;
wire v_sync_pos;
reg h_sync_d1;
reg h_sync_d2;
reg h_sync_d3;
wire h_sync_neg;
reg [7:0] bayer_data_d1;
reg [7:0] bayer_data_d2;
reg [7:0] bayer_data_d3;
reg [10:0] row_cnt;
reg [10:0] col_cnt;
wire [7:0] shift_reg1_dout;
wire [7:0] shift_reg2_dout;
reg [7:0] shift_reg2_dout_d1;
reg RGB_data_valid;
reg [7:0] RGB_R;
reg [8:0] RGB_G;
reg [7:0] RGB_B;
always@(posedge I_clk_pixel)
begin
v_sync_d1 <= I_v_sync;
v_sync_d2 <= v_sync_d1;
v_sync_d3 <= v_sync_d2;
h_sync_d1 <= I_h_sync;
h_sync_d2 <= h_sync_d1;
h_sync_d3 <= h_sync_d2;
bayer_data_d1 <= I_bayer_data;
bayer_data_d2 <= bayer_data_d1;
bayer_data_d3 <= bayer_data_d2;
shift_reg2_dout_d1 <= shift_reg2_dout;
end
assign v_sync_pos = v_sync_d1 & (~v_sync_d2);
assign h_sync_neg = (~h_sync_d1) & h_sync_d2;
//=======================================================================cnt
always@(posedge I_clk_pixel or posedge I_rst_p)
begin
if(I_rst_p)
row_cnt <= 11'b0;
else if(v_sync_pos)
row_cnt <= 11'b0;
else if(h_sync_d2)
if(row_cnt == ROW_WIDTH-1 )
row_cnt <= 11'b0;
else
row_cnt <= row_cnt+ 1;
else
row_cnt <= row_cnt;
end
always@(posedge I_clk_pixel or posedge I_rst_p)
begin
if(I_rst_p)
col_cnt <= 11'b0;
else if(v_sync_pos)
col_cnt <= 11'b0;
else if(row_cnt == ROW_WIDTH-1 && h_sync_d2)
col_cnt <= col_cnt+ 1;
else
col_cnt <= col_cnt;
end
//=================GBRG==================================
always@(posedge I_clk_pixel or posedge I_rst_p)
begin
if(I_rst_p)
begin
RGB_R <= 8'b0;
RGB_G <= 8'b0;
RGB_B <= 8'b0;
end
else
case({col_cnt[0],row_cnt[0]})
2'b00:
begin
RGB_R <= shift_reg2_dout_d1;
RGB_G <= (bayer_data_d2 + shift_reg2_dout)>>1;
RGB_B <= bayer_data_d1;
end
2'b01:
begin
RGB_R <= shift_reg2_dout;
RGB_G <= (bayer_data_d1 + shift_reg2_dout_d1)>>1;
RGB_B <= bayer_data_d2;
end
2'b10:
begin
RGB_R <= bayer_data_d2;
RGB_G <= (bayer_data_d1 + shift_reg2_dout_d1)>>1;
RGB_B <= shift_reg2_dout;
end
2'b11:
begin
RGB_R <= bayer_data_d1;
RGB_G <= (bayer_data_d2 + shift_reg2_dout)>>1;
RGB_B <= shift_reg2_dout_d1;
end
default:
begin
RGB_R <= 8'b0;
RGB_G <= 8'b0;
RGB_B <= 8'b0;
end
endcase
end
shift_ram_8x1080 shift_ram_8x1080_inst1 (
.D(bayer_data_d1), // input wire [7 : 0] D
.CLK(I_clk_pixel), // input wire CLK
.CE(h_sync_d1), // input wire CE
.SCLR(I_rst_p), // input wire SCLR
.Q(shift_reg1_dout) // output wire [7 : 0] Q
);
shift_ram_8x840 shift_ram_8x840_inst2 (
.D(shift_reg1_dout), // input wire [7 : 0] D
.CLK(I_clk_pixel), // input wire CLK
.CE(h_sync_d1), // input wire CE
.SCLR(I_rst_p), // input wire SCLR
.Q(shift_reg2_dout) // output wire [7 : 0] Q
);
assign O_RGB_data_valid = h_sync_d3;
assign O_v_sync = v_sync_d3;
//assign O_RGB_data = {RGB_R,RGB_G,RGB_B} ;
assign O_RGB_data_R = RGB_R;
assign O_RGB_data_G = RGB_G[7:0];
assign O_RGB_data_B = RGB_B;
endmodule
转载:基于FPGA的bayer转RGB算法_alangaixiaoxiao的博客-CSDN博客_fpga raw转rgb