ad采样信噪比与噪声_采样时钟抖动的原因及其对ADC信噪比的影响与抖动时钟电路设计...

采样时钟抖动的原因及其对

ADC

信噪比的影响与抖动时

钟电路设计

较多，主要包括热噪声、

ADC

电源的纹波、参考电平的纹波、采样时钟抖

动引起的相位噪声以及量化错误引起的噪声等。除由量化错误引入的噪声不可

避免外，可以采取许多措施以减小到达

ADC

前的噪声功率，如采用噪声性能

较好的放大器、合理的电路布局、合理设计采样时钟产生电路、合理设计

ADC

的供电以及采用退耦电容等。

本文主要讨论采样

(a)12

位

ADC

理想信噪比

(b)AD9245

实测信噪比

时钟抖动对

ADC

信噪比的影响

采样时钟的抖动是一个短期的、非积累性变量，表示数字信号的实际定

时位置与其理想位置的时间偏差。时钟源产生的抖动会使

ADC

的内部电路错

误地触发采样时间，结果造成模拟输入信号在幅度上的误采样，从而恶化

ADC

的信噪比。

在时钟抖动给定时，可以利用下面的公式计算出

ADC

的最大

信噪比：

根据公式

(2)

，由

时钟抖动的产生机制

直接测量时钟抖动是比较困难的，一般采用间接测量的方法，为此本节

首先给出时钟抖动的产生机制。时钟抖动是由时钟产生电路

(

一般是基于低相位

噪声压控振荡器的锁相环路

)

内部各种噪声源所引起的，例如热噪声

(

主要是压