前言:本文我们介绍下ADC采样时钟的抖动(Jitter)参数对ADC采样的影响,主要介绍以下内容:
- 时钟抖动的构成
- 时钟抖动对ADC SNR的影响
- 如何计算时钟抖动
- 如何优化时钟抖动
1.采样理论
高速ADC使用外部输入时钟对模拟输入信号进行采样,如图1所示。图中显示了输入采样时钟抖动示意图。
图1、ADC采样
输入模拟信号的频率越高,由于时钟抖动导致的采样信号幅度变化越大,这点在图2中显示的非常明显。输入信号频率为F2=100MHz时,采样幅度变化如图红色虚线所示,明显大于输入信号F1=10MHz时采样幅度的变化。