testbench实例 vhdl_VHDL TestBench基础（转）

实例化DUT-Design Under Test

为DUT产生激励波形

产生参考输出，并将DUT的输出与参考输出进行比较

提供测试通过或失败的指示

TestBench产生激励的三种方式：

直接在testbench中产生

从矢量中读入

从单独的激励文件中读入

比较流行的做法是使用matlab产生激励文件，由testbench读入该激励文件并将激励馈送到DUT，DUT产生的相应输出以文件的形式存储，由matlab读取并与理想的响应作比较。

下面以一个简单的同步加法器为例，分析不同形式的testbench的写法。

1. 简单的TestBench

简单的testbench只适合于相对比较简单的设计。如图1-1所示，在testbench中只是简单的实例化了一个DUT，激励在testbench中产生。可见这种方式的testbench可重用性比较差。

图1-1 简单的testbench

图1-2 DUT VHDL代码

简单的testbench代码如图1-3所示。

图1-3 简单的testbench 代码

仿真结果如图1-4所示。

图1-4 仿真结果