testbench实例 vhdl_FPGA仿真 test bench实例（VHDL）

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写文章的初衷是为了和更多的人相互交流和学习，当然也希望能帮助到一些初学者。

test bench是FPGA开发中很关键的一个部分，可以给大型FPGA项目开发节约大量的时间，进行逻辑仿真是非常有必要的一步，希望初学者重视起来。使用编译软件quartus或者vivado等等和modelsim进行关联仿真，这种调用方法显的比较繁琐，本文使用的是直接在modelsim中建立工程进行编译和仿真。

本人使用的是编译环境是quartus13.0(64位)，使用的是VHDL语言，仿真工具是modelsim SE 10.1a。选择的芯片器件是Arria V：5AGXMB3G4F35I5.

以一个很简单的例子来说明一下testbench的架构和使用方式，这里仿真不涉及具体功能，而是对一个RAM的IP核进行最简单的读写仿真。

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首先使用quartus13.0建立一个空的工程test，在空工程中直接生成一个RAM的IP核(这里IP核全部使用默认设置)：

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使用modelsim建立一个新工程：

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将刚在quartus生成的ramT.vhd文件复制到生成的modelsim工程目录下(当然进行文件区分是好的习惯):

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在modelsim中将这个上面文件添加到工程中(右键project空白处)：