计算机组成原理关于全加器的实验,杭电计组实验1-全加器设计实验.doc

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杭州电子科技大学计算机学院实验报告实验项目:实验1-全加器设计实验课程名称:计算机组成原理与系统结构课程设计姓名: 学号:同组姓名: 学号: 实验位置(机号):自己的笔记本实验日期: 指导教师:实验内容(算法、程序、步骤和方法)实验目的,学****ISE工具软件的使用及仿真方法学****FPGA程序的下载方法熟悉Nexys3实验板掌握运用VerilogHDL进行结构描述与建模的技巧和方法掌握二进制全加器的原理和设计方法实验仪器ISE工具软件三、步骤、方法(1)启动XilinxISE软件,选择File->NewProject,输入工程名,默认选择后,点击Next按钮,确认工程信息后点击Finish按钮,创建一个完整的工程。(2)在工程管理区的任意位置右击,选择NewSource命令。弹出NewSourceWizard对话框,选择VerilogModule,并输入Verilog文件名shiyan1,点击Next按钮进入下一步,点击Finish完成创建。(3)编辑程序源代码,然后编译,综合;选择Synthesize--XST项中的CheckSyntax右击选择Run命令,并查看RTL视图;如果编译出错,则需要修改程序代码,直至正确。(4)在工程管理区将View类型设置成Simulation,在任意位置右击,选择NewSource命令,选择VerilogTestFixture选项。输入文件名shiyan1_test,点击Next,点击Finish,完成。编写激励代码,观察仿真波形,如果验证逻辑有误,则修改代码,重新编译,仿真,直至正确。(5)由于实验一并未链接实验板,所以后面的链接实验板的步骤此处没有。操作过程及结果操作过程实验过程和描述:moduleshiyan1(A,B,C,F,Ci);inputA,B,C;outputF,Ci;wireA,B,C,F,Ci;wireS1,S2,S3;xorXU1(F,A,B,C),XU2(S1,A,B);andAU1(S2,A,B),AU2(S3,S1,C);orOU1(Ci,S2,S3);endmodule仿真代码moduleshiyan1_test;//Inputs regA; regB; regC;//Outputs wireF; wireCi;//InstantiatetheUnitUnderTest(UUT) shiyan1uut( .A(A), .B(B), .C(C), .F(F), .Ci(Ci) );initialbegin //InitializeInputs A=0; B=0; C=0;//lobalresettofinish#100;//Addstimulushere A=0;B=0;C=0; #100 A=0;B=0;C=1; #100 A=0;B=1;C=0; #100 A=0;B=1;C=1; #100 A=1;B=0;C=0; #1

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