PLL各种问题，关于倍频

原来一直想不通频率为什么可以增加。 一个4M的时钟怎么就可以升高到40M， 现在明白了，4M的时钟并没有被升高， 而是PLL里的VCO这个东西， 这个东西可以产生一定范围的内的任意频率信号， 频率由输入的电压决定， 但是它无法稳定的输出某一个频率信号，所以外接的4M时钟就是用来作为参照的。   所以真正的倍频的时钟信号都是VCO产生的。 VCO能输出的最高频率就是这个PLL能产生的最高频率了   
VCO 是 压控振荡器的缩写。

又有一个问题，这个40M信号的稳定性是不是没有直接使用40M晶振产生的稳定性好？
使用锁相环产生的40M会不会出现这1秒为40.001M，下1秒为39.999M的情况产生？

经PLL/DLL输出的信号，稳定性与输入信号相关。然而，输出频率有PLL/DLL固有的偏差，优秀的PLL可以做到+-10ps以内，一般的（最常见的）则大多数+-150ps。这个偏差主要是由于跟踪输入频率引起的。当PLL输出相位超前时，下一个周期会往后拉，如果相位滞后，则下一周期往前拉。这就是jitter。

 

1HZ 倍频为4KHZ  求verilog程序 quartus pll模块似乎对输入频率有限制 求一个可用的程序

 

谁要能用Verilog编出可以倍频的程序。就是神仙了！

一般的FPGA里面有多个PLL, DLL模块, 用于产生高质量时钟信号,供特定单元使用. 基本的备频原理是由模拟电路提取低频的高次谐波, 再整形输出. 高次谐波衰减厉害,备频效率都不高.1Hz到4kHz是不可能一次完成的. 建议买个24MHz晶振挂在适当的时钟脚, 然后利用PLL分频.

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