基于FPGA的异步FIFO验证

 现在开始对上一篇博文介绍的异步FIFO进行功能验证，上一篇博文地址：http://blog.chinaaet.com/crazybird/p/5100000872 。对异步FIFO验证的平台如图1所示。

图1  异步FIFO验证平台

    其中，clock为时钟生成器，asyn_fifo_if为产生异步FIFO读写命令的模块，asyn_fifo为异步FIFO设计模块。

    验证顶层模块testbench的代码如下所示：

/*******************************版权申明********************************
**                     电子技术应用网站, CrazyBird
**     http://www.chinaaet.com, http://blog.chinaaet.com/crazybird
**
**------------------------------文件信息--------------------------------
** 文件名：          clock.v
** 创建者：          CrazyBird
** 创建日期：        2016-1-16
** 版本号:           v1.0
** 功能描述：        时钟生成器
**                   
***********************************************************************/
// synopsys translate_off
`timescale 1 ns / 1 ps
// synopsys translate_on
module testbench;
    //******************************************************************
    //  变量定义
    //******************************************************************
    wire            wr_rst_n;
    wire            wr_clk;  
    wire            wr_en;   
    wire    [7:0]   wr_data; 
    wire            wr_full; 
    wire    [4:0]   wr_cnt;  
    wire            rd_rst_n;
    wire            rd_clk;  
    wire            rd_en;   
    wire    [7:0]   rd_data; 
    wire            rd_empty;
    wire    [4:0]   rd_cnt;  
    
    //******************************************************************
    //  时钟生成器例化
    //******************************************************************
    clock #(
        .C_CLK_FREQ(100.0)
    )
    u_clock_wr (
        .clk    (   wr_clk  )
    );
    
    clock #(
        .C_CLK_FREQ(70.0)
    )
    u_clock_rd (
        .clk    (