axi4协议的乱序_一文了解Zynq里面的AXI总线

在ZYNQ中有支持三种AXI总线，拥有三种AXI接口，当然用的都是AXI协议。其中三种AXI总线分别为：

AXI4：(For high-performance memory-mapped requirements.)主要面向高性能地址映射通信的需求，是面向地址映射的接口，允许最大256轮的数据突发传输；

AXI4-Lite：(For simple, low-throughput memory-mapped communication )是 一个轻量级的地址映射单次传输接口，占用很少的逻辑单元。

AXI4-Stream：(For high-speed streaming data.)面向高速流数据传输；去掉了地址项，允许无限制的数据突发传输规模。

说AXI4总线和AXI4-Lite总线具有相同的组成部分：

(1)读地址通道，包含ARVALID, ARADDR, ARREADY信号；

(2)读数据通道，包含RVALID, RDATA, RREADY, RRESP信号；

(3)写地址通道，包含AWVALID，AWADDR, AWREADY信号；

(4)写数据通道，包含WVALID, WDATA，WSTRB, WREADY信号；

(5)写应答通道，包含BVALID, BRESP, BREADY信号；

(6)系统通道，包含：ACLK，ARESETN信号。

AXI4总线和AXI4-Lite总线的信号也有他的命名特点：