axi4协议的乱序_AXI学习笔记-1

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1.AXI总线结构

AXI总线由5个通道构成：

通道名称

通道功能

数据流向

read address

读地址通道

主机->从机

read data

读数据通道(包括数据通道和读响应通道)

从机->主机

write address

写地址通道

主机->从机

write data

写数据通道(包括数据通道和每8bit一个byte的写数据有效信号)

主机->从机

write response

写响应通道

从机->主机

1.1.AXI通道

读操作的通道如下图所示

axi_read_channel.JPG

写操作的通道如下图所示

axi_write_channel.JPG

1.2.AXI系统

常见的标准AXI系统如下图所示，通常包括：

AXI master：AXI通信主机

AXI slave：AXI通信从机

AXI interconnect：AXI通信通路

axi_typical_system.JPG

AXI接口协议可用于：

AXI master - AXI interconnect的连接

AXI slave - AXI interconnect的连接

AXI master - AXI slave的连接

1.3.AXI接口

1.3.1.全局信号

信号名

来源

描述

ACLK

system clock

全局时钟信号

ARESTn

system reset

全局复位信号，低有效

1.3.2.写地址通道

信号名

来源

描述

AWID

master

写地址ID(用于区分该地址属于哪个写地址组)

AWADDR

master

写地址

AWLEN

master

突发长度

AWSIZE

master

突发尺寸(每次突发传输的最长byte数)

AWBURST

master

突发方式(FIXED，INCR，WRAP)

AWCACHE

master

存储类型(标记系统需要的传输类型)

AWPROT

master

保护模式

AWQOS

master

QoS标识符

AWREGION

master

region标识符(当slave有多种逻辑接口时标识使用的逻辑接口)

AWUSER

master

用户自定义信号

AWVALID

master

写地址有效信号(有效时表示AWADDR上地址有效)

AWREADY

master

写从机就绪信号(有效时表示从机准备好接收地址)

1.3.3.写数据通道

信号名

来源

描述

WDATA

master

写数据

WSTRB

master

数据段有效(标记写数据中哪几个8位字段有效)

WLAST

master

last信号(有效时表示当前为突发传输最