在verilog设计中实例化VHDL单元。
如果是实例化一个VHDL实体,首先声明一个与你要实例化的VHDL实体同名的module名字,形成一个一般的verilog实例。只有一个实例化的VHDL结构在verilog中构建,没有其他的VHDL结构在verilog中可见。当如此做时,XST使用entity和architecture对作为verilog或VHDL的边界。
XST在verilog设计中实例化VHDL单元时有以下限制:
1.
外部端口联接必须使用。也就是说,通常的有效的端口名字必须在端口映射表中定义。
2.
所有的parameter必须在实例化时传输,即使他们没有变化。
3.
所有的参数通过名字关联而非顺序,所有的参数覆盖必须用实例化而非defparams.
例如:以下是正确的:
ff #(.init(2'b01)) u1 (.sel(sel),.din(din),.dout(dout));
错误的:
ff u1 (.sel(sel),.din(din),.dout(dout));
defparam u1.init = 2'b01;
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