【黑金原创教程】【TimeQuest】【第六章】物理时钟与外部模型

最新推荐文章于 2024-11-05 08:40:31 发布

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《FPGA那些事儿--TimeQuest 静态时序分析》REV6.0 PDF下载地址：

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第六章：物理时钟与外部模型

6.1 物理时钟①

6.2 物理时钟②

6.3 物理时钟③

6.4 物理时钟④

6.5 无奈的set_max_delay与set_min_delay

总结：

第六章：物理时钟与外部模型

6.1 物理时钟①

图6.1.1（左）fpga2ic外部模型，（右）理想时钟。

在理想时序中出现的时钟称为理想时钟，换之在物理时序中出现的时钟称为物理时钟。笔者知道自己在说废话 ... 不过理想时钟的特性如图6.1.1右图所示，fpga_clk 与 ext_clk没有任何延迟。假设fpga发送数据，ic读取数据的话，那么fpga_clk 的启动沿必定在0ns触发，而ext_clk的锁存沿必定在10ns读取。

图6.1.2 clock skew（时间差）。

相比之下，物理时钟就没有那么单纯了 ... 物理时钟有许多特性如：clock skew（时间差），jitter（抖动），或者latency（潜伏）等，这些物理时钟的特性又称为uncertainly —非定性，或者非理想。clock skew 我们已经在前面学习过，亦即 fpga_clk 与 ext_clk 的抵达时间不一致所导致的时间差，如 fpga_clk 有2ns的延迟，而ext_clk 有 3ns的延迟，那么时钟差就是 1ns，如图6.1.2所示。公式是：

clock skew = < destination reg clock delay > - < source reg clock delay >

图6.1.3 时钟抖动.。

那么什么是抖动与潜伏呢？当时钟源产生时钟信号的时候，除了时钟路径的延迟以外，时钟产生源本来也有延迟，不过该死不死的是，这个产生源的延迟是非常暧昧的，它有时大有时小 ... 如图6.1.3所示，假设倒霉的fpga连接到劣质的时钟源，该时钟源的最小延迟是 1ns，最大延迟是2ns（这时候还不包括 fpga_clk 路径本身的延迟）。

结果，右图的时序被产生，亦即 fpga_clk 有时受1ns的min延迟影响，称为 early；fpga_clk 有时也受2ns的max延迟影响，称为 late。话中的 early/min 或者 late/max 也称为 clock latency（潜伏时钟）。clock latency 可说是非常恶趣味的玩笑，这种不确定的因数最要人摸不着，也让人最抓狂。

虽说 fpga 内部额也有时钟抖动 ... 不过fpga内部有专门的硬件过滤时钟的抖动，以至于内部的时钟潜伏小到可以忽略它。所以说，时钟抖动就成为了外部模型的烦恼，不过也不是那么严重，以目前的科技而言，要把抖动控制在皮秒级别是绝对没问题的。此外，如果设计对时序不严谨的话，基本上也可以忽略时钟潜伏的问题。

话是这么说 ... 不过同学们也休想偷懒，因为TimeQuest部分约束命令是与物理时钟有关，所以不得不学习，哎 ...

===================================================================

时钟信号的抖动问题日最让人头疼的地方是 ... 它不像数据那样有多位宽，delay max 往往是针对有最大延迟的某位数据，反之 delay min 是针对某位有最小延迟的数据。至于时钟抖动都是朝向同一个时钟信号砸去，亦即 delay min 也是该时钟信号，delay max 也是该时钟信号。所以说，我们必须换个思路再思考。

图6.1.4 delay min 影响 fpga_clk 和建立关系与保持关系的等价图。

如图6.1.4的左图所示，由于fpga_clk被1ns延迟的delay min 影响，导致建立时间为9ns，而保持时间为1ns；换之，右图的启动沿与下一个启动沿也被1ns延迟的delay min影响，最后建立关系取得9ns，保持关系取得 -1ns。

图6.1.5 delay max 影响 fpga_clk 和建立关系与保持关系的等价图。

图6.1.5的左图中，fpga_clk受2ns延迟的delay max影响，导致建立时间取得8ns，而保持时间取得2ns；换之，右图中的启动沿与下一个启动沿皆被2ns延迟的delay max 影响，结果取得8ns的建立关系，还有-2ns的保持关系。

根据图6.1.4与图6.1.5的各种信息，我们总结出 ... 在物理时序的角度上建立时间越短越危险，同样保持时间越短越危险，因此我们可以这样说：delay max（late）影响启动沿，delay min（early）影响下一个启动沿。因为delay max（late）会造就最小的建立时间，换之 delay min（early）会造就最小的保持时间。

图6.1.6 有抖动但是没有min/max（early/late）之分，称为 both。

有时候时钟信号的产生源会有延迟但是没有抖动，又或者说产生源有抖动但是没有 min/max（early/late）之分，这种情况下我们称为both，具体内容和 input/output delay both

差不多。如图6.1.6所示，假设产生源有 1ns 的延迟，但是没有抖动，换句话说，右图中的启动沿和下一个启动沿，皆被1ns的延迟影响向右移至1ns。

图6.1.7 fpga_clk时钟信号路径延迟1ns。

这种情况与 fpga_clk 路径延迟为1ns等价，如图6.1.7所示。如果反过来思考话，在第五章出现的 input min/max 与 output min/max公式，我们可以除掉 clock ckew，如下所示：

input max = <ext2fpga delay max> - < destination reg clk delay - source reg clk delay > + ext_Tco

= <ext2fpga delay max> - < clock skew > + ext_Tco

input min = < fpga2ext delay min > - < destination reg clk delay - source reg clk delay > + ext_Tco

= <fpga2ext delay min> - < clock skew > + ext_Tco（或者 ext_minTco）

output max = <fpga2ext delay max> - < destination reg clk delay - source reg clk delay > + ext_Tsu

= <fpga2ext delay max> - < clock skew > + ext_Tsu

output min = < fpga2ext delay min > - < destination reg clk delay - source reg clk delay > - ext_Th

= <fpga2ext delay min> - < clock skew > - ext_Th

为（除掉clock skew 部分）：

input max = <ext2fpga delay max> + ext_Tco

input min = <ext2fpga delay min> + ext_Tco（或者 ext_minTco）

output max = <fpga2ext delay max> + ext_Tsu

output min = < fpga2ext delay min > - ext_Th

同学们可能会觉得非常疑惑，然后问：“如果将外包资料的 clock skew 除掉的话，TimeQuest 又该如何知道外边有关 fpga_clk 延迟与 ext_clk延迟的信息呢？”好问题，这就是接下来我们要学习的约束命令，亦即 set_clock_latency。

实验七：set_clock_latency告诉TimeQuest外部时钟延迟信息

图6.1.8 假想实验的外部模型。

图6.1.8是沿用实验六的假想外部模型，亦即ic1输出fpga读取，fpga输出ic2读取。

其中ic1致fpga的D[0..3]最小延迟是2ns，最大延迟是4ns；换之fpga 致 ic2的D[0..3]最小延迟是2ns，最大延迟是4ns。此外也有100Mhz 的 ext1_clk，fpga_clk与ext_clk给相应的硬件提供时钟，其中ext1_clk有1ns延迟，fpga_clk有2ns延迟，至于ext2_clk有3ns延迟。（注意，目前任何时钟信号的产生源还没有发生抖动）

接下来计算 input delay min/max 与 output delay min/max:

input max = <ext2fpga delay max> + ext_Tco

= 4ns + 0.5

= 4.5ns

input min = <fpga2ext delay min> + ext_Tco（或者 ext_minTco）

= 2ns + 0.5ns

= 2.5ns

output max = <fpga2ext delay max> + ext_Tsu

= 4ns + 0.5ns

= 4.5ns

output min = < fpga2ext delay min > - ext_Th

= 2ns - 0.5ns

= 1.5ns

接下来，让我们来认识一下 set_clock_latency 约束命令：

set_clock_latency的约束行为不是为某个时钟设置延迟，而是告诉TimeQuest有关外边时钟信号的延迟信息。虽然说 set_clock_latency 约束命令，内外模型的时钟潜伏它都可以设置，不过TimeQuest会无视set_clock_latency 对内部模型的一切影响，所以说它是半残废的约束命令，具体实例往后再谈。

不管怎么说，先打开实验七，然后建立和实验七同名的 .sdc文件，然后将下列信息贴上：

#**************************************************************

# Create Clock

#**************************************************************

create_clock -name {fpga_clk} -period 10.000 -waveform { 0.000 5.000 } [get_ports {CLK}]

create_clock -name {ext1_clk} -period 10.000 -waveform { 0.000 5.000 }

create_clock -name {ext2_clk} -period 10.000 -waveform { 0.000 5.000 }

#**************************************************************

# Set Input Delay

#**************************************************************

set_input_delay -add_delay -max -clock [get_clocks {ext1_clk}] 4.500 [get_ports {Din[0]}]

set_input_delay -add_delay -min -clock [get_clocks {ext1_clk}] 2.500 [get_ports {Din[0]}]

set_input_delay -add_delay -max -clock [get_clocks {ext1_clk}] 4.500 [get_ports {Din[1]}]

set_input_delay -add_delay -min -clock [get_clocks {ext1_clk}] 2.500 [get_ports {Din[1]}]

set_input_delay -add_delay -max -clock [get_clocks {ext1_clk}] 4.500 [get_ports {Din[2]}]

set_input_delay -add_delay -min -clock [get_clocks {ext1_clk}] 2.500 [get_ports {Din[2]}]

set_input_delay -add_delay -max -clock [get_clocks {ext1_clk}] 4.500 [get_ports {Din[3]}]

set_input_delay -add_delay -min -clock [get_clocks {ext1_clk}] 2.500 [get_ports {Din[3]}]

#**************************************************************

# Set Output Delay

#**************************************************************

set_output_delay -add_delay -max -clock [get_clocks {ext2_clk}] 4.500 [get_ports {Dout[0]}]

set_output_delay -add_delay -min -clock [get_clocks {ext2_clk}] 1.500 [get_ports {Dout[0]}]

set_output_delay -add_delay -max -clock [get_clocks {ext2_clk}] 4.500 [get_ports {Dout[1]}]

set_output_delay -add_delay -min -clock [get_clocks {ext2_clk}] 1.500 [get_ports {Dout[1]}]

set_output_delay -add_delay -max -clock [get_clocks {ext2_clk}] 4.500 [get_ports {Dout[2]}]

set_output_delay -add_delay -min -clock [get_clocks {ext2_clk}] 1.500 [get_ports {Dout[2]}]

set_output_delay -add_delay -max -clock [get_clocks {ext2_clk}] 4.500 [get_ports {Dout[3]}]

set_output_delay -add_delay -min -clock [get_clocks {ext2_clk}] 1.500 [get_ports {Dout[3]}]

首先声明3个 create clock，亦即告诉TimeQuest有：100Mhz 的 fpga_clk 对应 CLK 口，还有100Mhz虚拟时钟的ext1_clk与ext2_clk。至于set input delay 与 set input delay 是针对Din与Dout的延迟声明。内容的大体上与实验六差不多一样，不过区别的只是 input/output delay 不考虑各个时钟信号的时间差（clock skew）。

图6.1.9 手动建立 Best Case 网表。

需要编译的同学先编译一下实验，然后打开TimeQuest 手动声明 Best Case 网表，如图6.1.9所示。接着连打 Read SDC File 与 Update Timing Netlist.

图6.1.10 Set_Clock_Latency 的界面。

从 Constraint 的菜单下打开 set clock latency 的界面，如图6.1.10所示。Latency type 下的 Early，Late还有Both，就如上述解释的那样，early对应 min，late对应 max，而 both对应 min/max 或者 early/late。至于左边的 Rise/Fall与Both不用鸟它，我们现在用不到，总之默认下 Both就是了。

Targets 是指对应的时钟信号，然而delay value是指该对应时钟信号的延迟值。同学只要根据图6.1.8假想实验的信息输入即可，亦即 ext1_clk 延迟1ns，fpga_clk延迟2ns，ext2_clk延迟3ns ... 结果如图6.1.10所示。完后，下面的代码就会自动添加在 sdc 文件中：

#**************************************************************

# Set Clock Latency

#**************************************************************

set_clock_latency -source 2.000 [get_clocks {fpga_clk}]

set_clock_latency -source 1.000 [get_clocks {ext1_clk}]

set_clock_latency -source 3.000 [get_clocks {ext2_clk}]

接下来是习惯性的双击 Report Timing Netlist 更新网表，然后又习惯性的双击 Report Timing 调出全部8对节点的 Setup 时序报告，与Hold时序报告，接着再比较一下实验六的8对节点 Setup 时序报告与Hold时序报告。

图6.1.11 实验七（左）与实验六（右）8对节点的setup时序报告。

除了节点rData~Dout有相同的setup余量之外，似乎Din~rData的setup余量报告是不同。除此之外实验六与实验七的 clock skew 也有明显的差别，大约是2ns，不过先抛开clock skew不讲 ... 为什么Din~rData会的建立余量会有所不同呢，差别大约是0.5~0.8ns，其中关键就是Data Delay。笔者尝试展开节点 Din[0]~rData[0]的详细来看看：

图6.1.12 实验七（左）与实验六（右）节点Din[0]~rData[0] 详细的setup时序报告。

6.1.12左图中的 clock network delay 有1ns的延迟，这就是我们为 ext1_clk1设置1ns delay both的结果，换之右图中的 clock network delay 则为0ns。再接者左图Din[0]的输入延迟是4.5ns，而右图的Din[0]是3.5ns ... 这个信息告诉我们，实验七（左）不将 clock skew 计算在 input delay 中，而另用 set_clock_latency 命令告诉 TimeQuest ext1_clk有1ns的延迟，换之实验六则不同。

继续看左图关键的 Dout[0]|datain 延迟是1.222ns，右图则是1.971，相差大约是0.7ns，也就是这个原因，导致实验七（节点rDin~rData）的setup余量比实验六的setup余量还要小的原因，亦即造就 Data Delay 的不同，至于为什么会多出0.7ns呢？笔者猜想应该是使用 set_clock_latency 的代价，又或者什么的 ... 真正的答案也只有 TimeQuest 自己知道吧！？

接着把焦点转向 Data Required Path中，稍微注意左图的 clock path 延迟是3.473ns，而右图的clock path 是1.473ns，两者相差了2ns ... 这个信息告诉我们1.473ns是 fpga_clk内部的路径延迟，换之相差的2ns是实验七用 set_clock_latency 告诉 TimeQuest 有关 fpga_clk 外部有2ns延迟的原因。

经过上述分析以后，我们可以得知实验七与实验六除了Dout[0]|datain 有0.7ns的差别以外，其他结果经过计算以后都相互符合。说着说着我们将实验七与实验六的 hold 时序报告也来比较一下看看：

图6.1.13 实验七（左）与实验六（右）8对节点点的hold时序报告。

从图6.1.13将实验七与实验六的 hold 余量比较一下，还是节点 Din~rData在搞怪，用狗眼一照又是 Data Delay 有问题，我们尝试展开节点Din[0]~rData[0]的详细信息看看：

图6.1.14 实验七（左）与实验六（右）节点Din[0]~rData[0] 详细的hold时序报告。

图6.1.14左图中的 clock network delay 有1ns，换之右图的 clock network delay是零值，这事情告诉我们，实验七用 set_clock_latency 告诉TimeQuest ext1_clk有1ns的延迟。接着注意左图的 Din[0] 输入延迟有2.5ns，而右图的 Din[0] 输入延迟是 1.5ns，这种现象原来是实验七没有将 clock skew 加入 set input delay 公式里，而实验六则相反。

再者就是最可疑的 Dout[0]datain 延迟，左图是 1.222ns 而右图是1.971ns，之间的相差有0.7ns左右，笔者猜这是有使用 set_clock_latency 与没有使用的差别吧？也就是这个0.7ns的差别，导致建立余量（节点Din~rData）不相等。

接着请注意 Data Required Path 中的clock path延迟，左图是3.473ns，右图是1.473ns，很明显左图大右图2ns，造就这个差别的原因绝对是实验七用 set_clock_latency 告诉 TimeQuest 那 fpga_clk 有2ns的延迟。至于导致两个实验的节点（Din~rData）的保持余量不同的凶手，估计就是那个充满阴谋的 Dout[0]datain ... 为什么它要犯罪呢？应该是吃 set_clock_latency 太多了吧？/

图6.1.15 实验七（左）与实验六（右）节点rData[0]~Dout[0] 详细的setup时序报告。

我们也顺便分析一下有关节点 rData[0]~Dout[0]的setup时序报告。首先注目一下Data Arrival Path 中的 clock network delay，左图是3.473ns，而右图是1.473ns，相差是2ns，其中的原因是实验七用 set_clock_latency 告诉 TimeQuest，fpga_clk 有2ns的缘故，换之实验六则没有。

再者是 Data Required Path 中的 clock network delay，左图是3ns，右图则是0ns，有3ns

的区别，这是因为实验七用 set_clock_latency告诉 TimeQuest，ext2_clk有3ns的延迟，反之实验六则没有。接下来就是 Dout[0]的输出延迟，左图是4.5ns，右图是3.5ns，其中的1ns相差是因为实验六有将 clock skew 计算在 set output delay 公式中，换之实验七则没有。

图6.1.16 实验七（左）与实验六（右）节点rData[0]~Dout[0] 详细的hold时序报告。

图6.1.16是节点 rData[0]~Dout[0]的详细hold时序报告，首先把注意力焦距在 Data Arrival Path 的 clock network delay，左图是3.473ns，右图是1.473ns，它们有2ns的相差，这是因为实验七用 set_clock_latency告诉TimeQuest该fpga_clk有2ns的延迟，换之实验六则没有。

接着从Data Required Path 中可以得知，左图的 clock network delay 有 3ns的延迟，而右图是零值，这是因为实验七用 set_clock_latency 告诉 TimeQuest 该 ext2_clk 有 3ns的延迟。至于Dout[0]的输出延迟，左图是1.5ns，而右图是0.5ns，其中的1ns差别是实验六将 clock skew 计算在 set output delay 公式中，换之实验七则没有。

从这个实验中我们可以这样结论：

在计算 set_input_delay 与 set_output_delay 的时候，我们可以除掉 clock skew，取而代之用 set_clock_latency 约束命令告诉 TimeQuest关于外部模型中到底什么时钟信号，然而又有多少的延迟。其中时钟信号的产生源没有抖动，又或者说抖动的 early 与 late 值（both）作为前提。此外，透过 set_clock_latency 约束命令，在 Data Arrival Path 与 Data Required Path的信息中 clock network delay 也会显示对应的延迟。

6.2 物理时钟②

让我们继续时间抖动的问题吧 ... 在上一个章节里我们使用了 set_clock_latency约束命令告诉TimeQuest 有关外部时钟的各种延迟信息，然而这些时钟虽然有延迟但是没有发生抖动，结果造就 delay both。

笔者在前面讲过，时间抖动最让人头疼的问题既是时钟信号不像数据信号有多位宽，delay min 或者 delay max 都有对应的数据位。而抖动是造就单个时钟信号同时拥有delay min 与 delay max，单是源寄存器的时钟信号抖来抖去已经够烦了，同学们请想象一下 ... 如果源时钟寄存器与目的寄存器的时钟信号同时抖来抖去，会是什么样的情形呢？

不过幸运的是，set_clock_latency 约束命令可以简化这个难题 ...

实验八时钟抖动与 set_clock_latency

图6.2.1 fpga_clk与ext_clk时钟产生源发生抖动。

首先我们必须知道，时钟抖动的max对应 late而 min对应 early，此外 max 针对启动沿，也针对建立关系，min针对下一个启动沿，也针对保持关系。从图6.2.1中我们可以知道 ext1_clk，fpga_clk 与 ext2_clk的产生源都有 min 1ns 与 max 2ns的抖动，时钟抖动再加上原本的路径延迟：

ext1_clk delay min : 1ns + 1ns = 2ns

ext1_clk delay max : 1ns + 2ns = 3ns

fpga_clk delay min : 2ns + 1ns = 3ns

fpga_clk delay max : 2ns + 2ns = 4ns

ext2_clk delay min : 3ns + 1ns = 4ns

ext2_clk delay max : 3ns + 2ns = 5ns

接着再计算一下不包括 clock skew 的 input/output delay：

input max = <ext2fpga delay max> + ext_Tco

= 4ns + 0.5

= 4.5ns

input min = <fpga2ext delay min> + ext_Tco（或者 ext_minTco）

= 2ns + 0.5ns

= 2.5ns

output max = <fpga2ext delay max> + ext_Tsu

= 4ns + 0.5ns

= 4.5ns

output min = < fpga2ext delay min > - ext_Th

= 2ns - 0.5ns

= 1.5ns

接着再打开实验八，建立同名的 sdc 文件，然后将下列代码添加进去，而上述代码的意义基本上与实验七一样，不要忘了网表是 create_timing_netlist -model fast。