AHB总线RAM Verilog实例

最新推荐文章于 2023-01-14 12:28:08 发布

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原文链接：http://www.cnblogs.com/lyuyangly/p/4852710.html

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本文介绍了如何使用Verilog语言实现AHB总线接口的RAM模块，详细讲解了设计过程和关键代码，适合FPGA或ASIC设计者参考。

摘要由CSDN通过智能技术生成

  1 //***************************************************************************
  2 //   Copyright(c)2017, Lyu Yang
  3 //   All rights reserved
  4 //
  5 //   File name        :   ahb_ram.v
  6 //   Module name      :   
  7 //   Author           :   Lyu Yang
  8 //   Email            :   
  9 //   Date             :   2016-12-00
 10 //   Version          :   v1.0
 11 //
 12 //   Abstract         :
 13 //
 14 //   Modification history
 15 //   ------------------------------------------------------------------------
 16 // Version       Date(yyyy/mm/dd)   name
 17 // Description
 18 //
 19 // $Log$
 20 //***************************************************************************
 21 `timescale 1ns / 100ps
 22 module apb_ram #(
 23     parameter   AW = 10,
 24                 DW = 32
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