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RSS订阅原创 Vivado特定工程SDK闪退
对于vivado某些工程出现lunch sdk时无法启动的情况删去工程文件夹.sdk 文件夹内的.metadata 文件夹然后再次lunch SDK，并导入之前的sdk工程左上角 File -->Open Project from File System在 Directory 中选中之前工程的 .sdk文件夹 -->Select All然后点击finish 工程文件导入到当前平台关闭SDK开发环境后，再次lunch SDK 即柯成功启动...
2022-04-01 16:31:20
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原创 VS2015安装包丢失解决
VS2015 安装过程出现安装包丢失错误解决：直接在错误提示界面更换安装包搜索位置添加镜像文件中packages文件所在路径例如我的路径为E:\vs2015_pack\packages，直接于图中红框处更换即可成功安装附：1.虚拟光驱安装DVDFab 下载地址：官网下载地址为：免費下載DVDFab -- 下載并試用最好的複製DVD和複製藍光軟體。2.VS2015 安装包百度网盘链接链接: https://pan.baidu.com/..
2022-03-23 17:31:06
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原创 [Vitis Bug] This application requires xilffs library in the Board Support Package.
[Vitis Bug] This application requires xilffs library in the Board Support Package.
2022-02-04 12:41:16
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原创 Vivado开发之BlockDesign信号电平设置
更改Vivado设计中block design中信号有效电平，这里以下列block中rst信号为例，将低电平有效的rst信号更改为高电平有效信号
2022-01-27 16:42:30
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原创 通信协议详解（二）：IIC总线协议（传输时序+数据格式+设计实现）
通信协议详解（一）：IIC总线协议（传输时序+数据格式+设计实现）IIC（是一种具有两线传输的串行通信总线，使用多主从架构，由飞利浦公司在1980年代为了让主板、嵌入式系统或手机连接低速周边设备而发展，适用于数据量不大且传输距离短的场合。 IIC串行总线由两根信号线组成，一根是双向的数据线SDA，另一根是时钟线SC
2021-12-29 14:38:08
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原创 消除glitch的时钟切换
时钟切换过程中glitch的消除文章目录一、glitch的产生2.读入数据总结一、glitch的产生在多时钟切换电路中，如果多个时钟频率之间可能彼此完全无关联，或者它们可以是彼此之间存在倍数的关系。在这两种情况下，都有可能在切换时在时钟线上产生毛刺（glitch），假如某个寄存器恰好捕获到该毛刺，则会引起整个系统数据混乱glitch产生主要是由于在时钟选择模块中多个时钟毫无关联，那么我们需要做的是两件事：1.异步信号的跨时钟域处理2.对同步好的信号做一个逻辑关系的处理import numpy
2021-11-05 22:08:21
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原创 通信协议详解（一）：UART串口（协议+数据格式+设计实现）
通信协议详解（一）：UART串口（协议+数据格式+设计实现）一、uart串口通信简介通用异步收发器 UART（Universal Asynchronous Receiver/Transmitter)，是一种串行、异步、全双工的通信协议，将所需传输的数据一位接一位地传输，在UART通讯协议中信号线上的状态位高电平代表’1’，低电平代表’0’。其特点是通信线路简单，只要一对传输线就可以实现双向通信，大大降低了成本，但传送速度较慢。二、串
2021-10-20 18:10:18
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原创 2读1写通用寄存器堆设计实现
2读1写通用寄存器堆设计实现文章目录2读1写通用寄存器堆设计实现一、接口设计二、接口结构三、设计实现一、接口设计寄存器堆数量32个，采用二维数组实现，读和写有可能同时发生，其中0号寄存器为常0（无论写什么数据，寄存器值都为0）二、接口结构三、设计实现<//-------------------------//File Name:datapath.v//Designer:Liang Genyuan//-------------------------module mem_bl
2021-08-27 20:00:45
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原创 32bit 算术逻辑单元设计
本文设计实现一款32bit datapath，操作数为2个32bit数，rs1及rs2，目标寄存器为32bit的 rd， 实现如下32bit数据的算术以及逻辑功能文章目录一、算术逻辑功能二、模块接口信号三、代码实现2.读入数据总结一、算术逻辑功能二、模块接口信号三、代码实现代码如下（示例）：import numpy as npimport pandas as pdimport matplotlib.pyplot as pltimport seaborn as snsimport w
2021-08-27 19:00:10
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原创 AHB-APB总线协议
AHB-APB总线协议文章目录AHB-APB总线协议一、AHB-APB总线介绍二、AHB总线设备1、AHB主设备（master）2、AHB从设备（slave）3、AHB仲裁器（arbiter）4、AHB译码器（decoder）5、AHB2APB桥（bridge）三、基本AHB信号及传输过程2.读入数据总结一、AHB-APB总线介绍AHB（Advanced High-performance Bus）高速总线，接高速master，APB（Advanced Peripheral Bus）外设总线，用来接
2021-08-23 10:13:21
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原创 一篇文章分清ROM、EEPROM、RAM、SRAM、DRAM、SDRAM、DDR
一篇文章分清ROM、EEPROM、RAM、SRAM、DRAM、SDRAM、DDR文章目录一篇文章分清ROM、EEPROM、RAM、SRAM、DRAM、SDRAM、DDR一、ROM(Read-only Memory) 只读存储器二、EEPROM (Electrically Erasable Programmable read only memory)带电可擦可编程只读存储器三、RAM(Random Access Memory) 随机存取存储器四、SRAM(Static Random Access Me
2021-08-22 12:09:00
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原创 AHB-APB_Lite总线协议及Verilog实现
AHB_Lite总线协议的verilog实现文章目录AHB_Lite总线协议的verilog实现一、AHB-APB协议介绍二、系统框架介绍三、代码设计四、仿真测试一、AHB-APB协议介绍AHB（Advanced High-performance Bus）高速总线，接高速master设备，APB（Advanced Peripheral Bus）外设总线，用来接低速slave，一个master可以有多个slave，AHB和APB之间通过一个AHB2APB桥转接。这一部分在笔者的另一篇文章里有详细介绍，
2021-08-22 11:18:47
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原创 2KB存储器及读写模块verilog实现
存储器读写模块的verilog实现文章目录存储器读写模块的verilog实现一、设计及实现功能二、信号接口定义三、设计时序图四、代码设计五、仿真测试一、设计及实现功能存储模块总容量2KB，位宽32bit，考虑到节省功耗，将存储空间划分为2块memory实现，每块存储器1KB即256*32bit大小的存储块。2块memory依次编址存储器读写模块需要实现的功能如下：二、信号接口定义存储器读写模块的接口如下：memory模块1KB存储器规模为256*32bit，其接口及功能定义如下：三
2021-08-22 09:54:03
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原创 Modelsim缺失库快速添加
Modelsim缺失库快速添加文章目录Modelsim缺失库快速添加前言一、.ini文件二、器件库配置1、将器件库放在modelsim文件夹下2、ini配置文件修改前言在单独使用modelsim时，假如要编译复杂的工程文件，可能会遇到特定器件库不存在而导致编译无法通过的问题，这篇文章主要介绍库的添加，网上很多教程针对modelsim库缺失的问题，都是一个一个库慢慢添加，很费时间，并且添加也不全面，这次介绍一个能快速添加多个库的办法（仅针对altera库）一、.ini文件配置库前，先了解一下in
2021-08-22 09:18:54
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原创 DMA地址配置及实现
DMA地址生成状态机控制的verilog实现DMA（Direct Memory Access）为数字系统中用来快速做存储数据交换的功能单元。DMA 传 输 过 程 中 DMA_busy=1 ， 无 法 接 受 新 的 配 置 。 地 址 计 数 传 输 完 所 有 数 据 后DMA_busy=0；DMA_busy=0时可以进行新的配置DMA_op=00 配置起始地址及DMA传输个数， cfg_en有效DMA_op=01 配置地址跳转步长 cfg_en有效DMA_op=10 顺序传输，地址+1DM
2021-08-21 10:53:51
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空空如也
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