对于FPGA而言，时序收敛是一个很重要的概念。在我看来，时序约束是必要的，但不是在最重要的，我们应该在设计初始就考虑到时序问题，而不是完全的靠约束来获得一个好的结果。但我认为，对FPGA时序的分析能力是理解其运行机制的必要条件。之前也简单看过这方面的内容，却没有很正确的认识。这两天看了看UG612和相关内容，记录在此，这应该有一系列文章，现已基本完成。
系列目录
建立时间和保持时间（setup time 和 hold time）
OFFSET约束（OFFSET IN 和OFFSET OUT）
Clock Skew , Clock uncertainly 和 Period
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