什么是时序收敛

通俗地讲,就是 满足设计时序要求,即电路能在要求频率下正常工作。


集成电路设计中的时序收敛一般指前后端设计时序一致。即前端给出的网表能运行在多少频率,后端完成布局后电路也能运行到该频率。主要原因是前端综合或时序分析时没有精确的线和CELL延迟信息,这样就容易造成和布局后的时序不收敛。随着工艺的进步,线延迟占主导地位,时序收敛问题越来越严重。根本的解决方法是前后端的设计流程整合起来,如PC(物理综合)等工具能较好解决此问题。
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