计算机组成加速比例题,计算机体系结构大题预测

计算机体系结构大题预测

五、有 5个中断源 D1、D2、D3、D4、和 D5，它们的中断优先级从高到低分别是 1级、2级、3级、4级和 5级，这些中断 源的中断优先级、正常情况下的中断屏蔽码和改变后的中断屏蔽码见表 4．5所示。每个中断源有 5位中断屏蔽码， “O”表示该中断开放， “1”表示该中断被屏蔽。 表 4．5 5 个中断源的中断优先级和屏蔽码 正常中断屏蔽码 改变后的中断屏蔽码 中断源名称 中断优先级 D1 D2 D3 D4 D5 D1 D2 D3 D4 D5 D1 1 1 1 1 1 1 1 0 0 0 0 D2 2 0 1 1 1 1 1 1 0 0 0 D3 3 0 0 1 1 1 1 1 1 0 0 D4 4 0 0 0 1 1 1 1 0 1 1 D5 5 0 0 0 0 1 1 1 1 1 1 1. 当使用正常的中断屏蔽码时，处理机响应各中断源的中断服务请求的顺序是什么？实际的中断处理次序是什么？ 2. 当使用改变后的中断屏蔽码时，处理机响应各中断源的中断服务请求的 顺序是什么？实际的中断处理次序是什么？ 【答案】 1)处理机响应各中断源的中断服务请求的顺序是D1,D2,D3,D4,D5 实际的中断处理次序是D1,D2,D3,D4,D5 2)处理机响应各中断源的中断服务请求的顺序是D1,D2,D3,D4,D5 实际的中断处理次序是D4,D5,D3,D2,D1 怎样实现层次化存储体系？ 层次化存储提及要解决的问题， (1) 在一个较高层中，一个块可能被放置在哪里(块的放置) (2) 在较高层中，一个块如何被找到(块的定位) (3) 如果没有命中，哪个块应该被替换(块的替换) (4) 写操作时，该怎么办？(写策略) (三种放置方式：全相连，组相连，直接相连)()………….例1.3 如果FP操作的比例为25%，FP操作的平均CPI=4.0，其它指令的平均CPI为1.33，FPSQR操作的比例为2%， FPSQR的 CPI为20。假设有两种设计方案，公别把FPSQR操作的 CPI和所有FP操作的CPI减为2。试利用CPU性能公式比较这两种设计方 案哪一个更好(只改变CPI而时钟频率和指令条数保持不变)。 解：原系统的CPI=25%×4+75%×1.33=2 方案1(使FPSQR操作的CPI为2)系统 CPI=CPI原-2%×(20-2)=2-2%×18=1.64 方案2(提高所有FP指令的处理速度)系统 CPI=CPI原-25%×(4-2)=2-25%×2=1.5 我们也可以根据以下公式计算出方案2系统的CPI CPI= 75%×1.33+25%×2=1.5 显然，提高所有FP指令处理速度的方案要比提高FPSQR处理速度的方案要好。方案2的加速比=2/1.5= 1.33 例1.1 假设将某系统的某一部件的处理速度加快到10倍但该部件的原处理时间仅为整个运行时间的40%，则采用加快措施后能 使整个系统的性能提高多少？ 解：由题意可知：Fe=0.4, Se=10，根据Amdahl定律 作 5.4 在一台单流水线多操作部件的处理机上执行下面的程序，取指令、指令译码各需要 1 个时钟周期，MOVE,ADDT 和 MUL 操作各需要 2 个、3 个和 4 个时钟周期。每个操作都在第一个时钟周期从寄存器中读取操作数，在最后 1 个时钟周期把 运算结果写到通用寄存器中。 K： MOVE R1,R0 ; R1←R0 K+1：MUL R0 , R2 ,R1 ; R0← (R1)×( R2) K+2：ADD R0,R2 , R3 ; R0← (R2) +( R3) (1)就程序本身而言，可能有哪几种相关？ (2)在程序实际执行过程中，有哪几种相关会引起流水线的停顿? (3)画出指令执行过程的流水线时空图，并计算机执行晚这 3 条指令共使用了多少个时钟周期？ 解(1) K： MOVE R1,R0 ; R1←R0 K+1：MUL R0 , R2 ,R1 ; R0← (R1)×( R2) K+2：ADD R0,R2 , R3 ; R0← (R2) +( R3) K、K+1 存在写读相关，读写相关； K+1、K+2 存在写写相关。 (2)K、K+1 的写读相关，会引起流水线的停顿；K+1、K+2 的写写相关会引起流水线的停顿。例 3.2 假设前面 DLX 非流水线实现的时钟周期时间为 10ns，ALU 和分支操作需要 4个时钟周期，访问存 储器操作需 5个时钟周期，上述操作在程序中出现的相对频率分别是：40％、20％和 40％。在基本的 DLX 流水线中，假设由于时钟扭曲和寄存器建立延迟等原因，流水线要在其时钟周期时间上附加 1ns 的额外开销。 现忽略任何其它延迟因素的影响，请问：相对于非流水实现而言，基本的 DLX 流水线执行指令的加速比是 多少？解：当非流水执行指令时，指令的平均执行时间为 TPI 非流水 = 10 ns×((40% + 20%)×4 + 40%×5)= 10 ns× 4.4= 44 ns在流水实现中，指令执行的平均时间是最慢一段的执行时间加上额外开销，即 TPI 流水 = 10ns + 1ns = 11ns所以基本的 DLX 流水线执行指令的加速比为 S = TPI 非流水 / TPI 流水= 44 ns / 11ns = 4 流水线的额外开销对其性能也有较大影响，这些额外开销主要来自于流水线寄存器的延迟和时钟扭曲。 流水线寄存器或锁存器具有一定的建立时间和传输延迟，这些延迟加长了流水线的时钟周期时间。 前面我们曾谈到增加流水线的段数可以提高流水线的性能，但是流水线段数的增加受限于这些额外开销， 因为增加流水线的段数意味着每段的时钟周期时间减小，一旦流水线的时钟周期时间降低到和额外开销一样 小的时候，流水线就没有任何作用了，这时在流水线的一个时钟周期内根本没有多少时间来完成流水段所规 定的操作。