计算机模型机组成,计算机组成原理模型机实验报告

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1、实验6电脑系统的综合设计与实现一、实验目的1.深刻理解电脑系统工作的基本原理，建立整体机械概念。2.融合电脑组成原理课程内容，通过知识的综合运用，深化对电脑系统各模块工作原理和互连的认识。3、培养科研独立工作能力，获得工程设计、装配、调试的实际经验。二、实验要求1、连接设计的运算符、内存和控制器，构建完整的电脑系统。2.编写能够实现特定功能的命令程序，验证电脑范围的系统功能。3、所有任务都需要功能模拟和必要的验证。实验完成后一周内提交实验报告。三、实验设备PC Quartus10.0 FPGA(de2-115)tec-8实验箱四、电脑系统(TEC-8)集成逻辑块图表硬连接控制器控制信号切换电路。

2、ALU A通信端口b通信端口C Z R0 R1 R2 R3 IR PC AR双通信端口RAM DBUS五、实验任务1、连接实验2的运算符、实验3的内存和实验5的控制器，构建完整的电脑系统。2，电脑范围的系统功能测试，功能模拟和计时模拟，在DE2-115上验证。(1)根据命令系统编写可执行特定功能的程序。有合理的计算能力和逻辑关系。指示数：8个或8个以上；命令类型：停机、跳跃、RR、读内存、写内存、算术和逻辑运算符(2)将命令程序手动汇编为二进制代码。(3)理论上，设置寄存器初始值，并在节目运行后计算结果。(4)将指令程序的二进制代码存储在内存RAM中。(5)将所需计算数据的初始值存储在寄存器R。

3、0-R3中。(6)对程序的连续运行进行了功能模拟和时序仿真，将模拟结果与理论计算结果进行了比较。六、实验阶段实验电路图子模块(1)tri_74244Tri74244.vModule tri_74244 (en，Din，Dout)；Input en导线en；input733600Din；电线733600din；output733600Dout；reg733600Dout；Always (en or Din)贝金If (en)Dout=DinElseDout=8bzzzzzzzz终端Endmodule timescale 1ps/1psmodule tri _ 74244 _ vlg _ tst(。

4、)；Reg eachvecreg733600Din；雷盖因；电线733600出口；Tri74244.vt timescale 1ps/1psmodule tri _ 74244 _ vlg _ tst()；Reg eachvecreg733600Din；雷盖因；电线733600出口；Tri_74244 i1(.Din(Din)、.Dout(Dout)、.en(en)；integer I；Initial贝金I=0；Din=8b00000000en=0；en=1；# 30 en=0；# 40 en=1；终端Initial贝金for(I=0)；I10I=i 1)贝金# 10 Din=I；终端终端En。

5、dmoduleTri74244功能模拟(2)ALUALU.bdfmodoru _ 74181您可以使用Quartus库的74181模块转换为verilog文件De2_4De2_4.vModule de2_4(en，in，out)；input2:1in；Input enoutput433601out；reg433601out；Always (en or in)If (en)事例(in)2b00:out=4b00012b01:out=4b00102b10:out=4b01002b11:out=4b1000Default:out=4b0000EndcaseElse out=4b0000Endmodu。

6、leDe2_4.vtTimescale 1 ns/1 PSmodule de 2 _ 4 _ vlg _ tst()；Reg eachvec雷盖因；reg2:1in；电线433601out；De2_4 i1(.en(en)、.in(in)、.out(out)；Initial贝金en=0；终端Initial贝金# 10 en=1；终端Initial贝金# 5 in=2b00# 15英寸=2b01# 15英寸=2b10# 15英寸=2b11# 40 $ finish终端Initial$监视器($ time， en=% b in=% b out=% b ，en，in，out)；Endmodule瑞格。

7、8Reg8.v模块reg8 (T3，DOUT，D)；Input T3Wire T3input733600D；电线733600d；output733600DOUT；reg733600DOUT；Always (posedge T3)贝金DOUT=D；终端EndmoduleReg8.vt timescale 1ps/1psmodule reg 8 _ vlg _ tst()；Reg eachvec焊脚733600d；Reg T3电线733600出口；Reg8 i1(.D(D)、.DOUT(DOUT)、.T3(T3)；integer I；Initial贝金T3=0；D=8d0终端阿尔维斯贝金# 5 T。

8、3= T3终端Initial贝金for(I=0)；I11I=i 1)贝金# 10D=I；终端终端EndmoduleMux4_1Mux4_1.vModule mux4_1(D1、D2、D3、D4、Se1、Se2、Dout)；input733600D1；input733600D2；input733600D3；input733600D4；Input se1Input se2Output doutreg733600dout；always (D1 or D2 or D3 or D4 or se1 or se2)Case(se2，se1)2b00 : dout=d12b01 : dout=d22b10 :。

9、 dout=d32b11 : dout=d4EndcaseEndmoduleMux4_1.vt timescale 1ps/1psmodule mux 4 _ 1 _ vlg _ tst()；Reg eachvecreg733600D1；reg733600D2；reg733600D3；reg733600D4；Reg se1Reg se2电线733600出口；Mux4_1 i1(.d1(d1)、.d2(d2)、.d3(d3)、.d4(d4)、.dout(dout)、.se1(se1)、.se2(se2)；Integer i，j；Initial贝金# 10 d1=8b00000001D2=8b00。

10、000010D3=8b00000011D4=8b00000100终端Initial贝金#5While(1)for(I=0)；I2；I=i 1)for(j=0)；J2；J=j 1)贝金# 5 se2=I；se1=j；终端终端EndmoduleALU逻辑电路图表逻辑菜单(1)寄存器写入(例如，将数据55H/AAH/03H/04H分别写入常规寄存器R0-R3)T3RDDRWSBUS阿布斯Dbus 7.0功能(写入r)0 011055H55HR00 1110AAHAAHR11 011003H03HR21 111004H04HR3(2)选择将R0发送到74181的A通信端口，R1作为B端口进行算术功能检查mCnS 3.0RDRSDRWSBUS阿布斯Dbus 7.00100000001001550100010001001Ff.011111000100154(3)选择将R0发送到74181的A通信端口，R1作为B端口，以便进行逻辑功能检查mCnS 3.0RDRSDRWSBUS阿布斯Dbus 7.01000000001001AA100001000100100.101111000100155如果A=55H，B=AAH，S=0000至1。