32位单精度浮点乘法器的FPGA实现

摘　要: 采用Verilog HDL语言, 在FPGA上实现了32位单精度浮点乘法器的设计, 通过采用改进型Booth编码，和Wallace 树结构, 提高了乘法器的速度。本文使用Altera Quartus II 4.1仿真软件, 采用的器件是EPF10K100EQ 240 -1, 对乘法器进行了波形仿真, 并采用0.5CMOS工艺进行逻辑综合。
关键词: 浮点乘法器; Boo th 算法; W allace 树; 波形仿真

随着计算机和信息技术的快速发展, 人们对微处理器的性能要求越来越高。乘法器完成一次乘法操作的周期基本上决定了微处理器的主频, 因此高性能的乘法器是现代微处理器中的重要部件。本文介绍了32 位浮点阵列乘法器的设计, 采用了改进的Booth 编码, 和Wallace树结构, 在减少部分积的同时, 使系统具有高速度, 低功耗的特点, 并且结构规则, 易于VLSI的实现。

1　乘法计算公式

32 位乘法器的逻辑设计可分为: Booth编码与部分积的产生, 保留进位加法器的逻辑, 乘法阵列的结构。

1.1　Booth编码与部分积的逻辑设计
尾数的乘法部分,本文采用的是基4 Booth编码方式, 如表1。首先规定A _m和B _m表示数据A和B的实际尾数,P 表示尾数的乘积, PP _n表示尾数的部分积。浮点32 位数, 尾数是带隐含位1 的规格化数, 即: A _m =1×a ₂₂a _21….a ₀和B _m = 1 ×b ₂₂b ₂₁.…b _0</