流水adc matlab程序,12位100MHz流水线型ADC行为级建模与仿真

摘要：为了提高大规模集成电路的设计效率，该文通过Verilog-A对子ADC、MADC电路、数字校正电路等关键单元进行建模，最后得到12比特100MHZ的流水线型ADC模型，采用Cadence的Spectre仿真器进行仿真验证。通过仿真结果验证得到SNDR为72.9465dB，SNR为72.9484dB距离理想的12比特ADC模型的SNR只差1.0516dB，ENOD为11.8155距离理想的12比特ADC的ENOD只差0.1845， 以此验证了本文的ADC是高速有效的ADC模型。

关键词： Verilog-A；行为级建模；流水线型ADC

中图分类号：TP311 文献标识码：A 文章编号：1009-3044(2016)24-0236-03

行为级建模的方法有很多，Matlab/Simulink建模 [1]，模型通用性和可移植性差。采用VHDL-AMS(VHDL Analog and Mixed-Signal Extensions)建模[2]，但并没有创建出针对流水线的实际非理想因素进行特定的流水线结构ADC模型。利用Pspice和Simulink进行联合仿真[3]，但是普通用户无法得知系统内部详细的电路结构和参数。

基于Verilog-A对多位每级流水线ADC做行为级建模，Verilog-A可以使用电路仿真工具Spectre仿真，而且可以精确描述模拟电路中的各种性能参数，Verilog-A主要通过基尔霍夫电流定律和基尔霍夫电压定律，描述输入输出信号之间的电路行为，verilog-A可以描述时钟抖动、运放增益等非理想因素。

本文通过Verilog-A对子ADC、MADC电路、数字校正电路等关键单元进行建模，最后得到12比特100MHZ的流水线型ADC模型，采用Cadence的Spe