常见ADC总结

琢木造物

已于 2022-01-25 10:46:59 修改

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分类专栏：硬件基础文章标签：单片机硬件架构嵌入式硬件

于 2022-01-25 10:42:03 首次发布

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一、名词解释

分辩率（Resolution）：数字量变化一个最小量时模拟信号的变化量，定义为满刻度与2^N的比值，单位是Bit

采样速率（Sample Rate）：ADC每秒采集信号的个数，单位是SPS

转换速率（Conversion Rate）：ADC完成一次从模拟到数字的转换所需时间的倒数，采样速率小于或等于转换速率

量化误差（Quantizing Error）：有限分辩率AD的转移特性曲线（阶梯）与理想AD的转移特性曲线（直线）之间的最大偏差。通常是1 个或半个最小数字量的模拟变化量，表示为1LSB、1/2LSB

精度（Accuracy）：在ADC最小刻度基础上叠加各种误差的参数。是可以直接衡量ADC采样精准的指标

线性度（Linearity） ：实际转换器的转移函数与理想直线的最大偏移。

差分非线性误差（DNL/Differential Non-Linearity）：ADC相邻两刻度实际电平差相对于1 LSB的偏差，表现为数据折线一个台阶的宽窄不同

积分非线性误差（INL/Integral Non-Linearity）：ADC器件在所有的数值点上对应的模拟值，和真实值之间误差最大的误差值。表现为数据折线和理想折线之间的最大偏差

偏移误差（Offset Error）：输入信号为零时输出信号不为零的值，可外接电位器调至最小

满刻度误差（Full Scale Error）：满度输出时对应的输入信号与理想输入信号值之差

混叠（Aliasing）：如果采样频率低于2倍的信号频率时，则会将信号频率错误地检测为较低频率，因为每个周期对函数进行两次或两次以下的瞬时采样会导致丢失周期，从而出现频率错误地降低的情况

信噪比（SNR/signal noise ratio）：有用信号幅度与噪声幅度之比
总谐波失真（THD）：输入信号与系统所有谐波的总功率比
信纳比（SINAD）：信号、噪声、谐波的功率与噪声、谐波的功率比值

有效位数（ ENOB/effective number of bits）：N=(SINAD-1.76dB)/6.02dB。1.76为理想ADC的量化噪声，6.02为将log2转化为log10的系数比

动态范围：ADC能够分辨的信号幅值范围

共模抑制比（CMRR）：差分信号增益与共模信号增益之比

电源抑制比（PSSR）：电源纹波与ADC输入耦合并呈现在其数字输出上的比例

二、ADC应用

类型	优点	缺点
德尔塔-西格玛型/Σ-Δ	分辨率高	转换速率低
逐次比较型/SAR	功耗低	转换速度和分辨率相互限制 ADC前端需要使用调理电路
流水线型/Pipeline	同时处理多个采样	对电路设计要求高
并行比较型/Flash	转换速度最快	分辨率很低、功耗高
串并行比较型/Half-Flash	成本比并行低	速度上不如并行
双积分型	分辨率高线性度非常好抑制高频噪声干扰	转换速度很低
压频变换型	分辨率高，功耗低	转换速率很低

三、原理

1、并行比较型/Flash

一个N位flash ADC包括2^N个电阻和2^N–1个比较器，每个比较器均从电阻串获得基准电压，且每个基准电压要比链中的下一个基准电压大1LSB。对于给定输入电压，低于某个点的所有比较器都将出现输入电压高于基准电压且逻辑输出为“1”，而高于该点的所有比较器则都将出现基准电压高于输入电压且逻辑输出为“0”。由于2N–1个数据输出并不便于实际应用，因此需要经过解码器处理来产生N位二进制输出。

举例：

下图是3位ADC，也就是有8个电阻和7个比较器。如果按照8V的Vref来看。0-0.5V输出000 0000，0.5-1.5V输出000 0001，1.5-2.5V输出000 0011，同理6.5-8V输出111 1111。

存在0.5R和1.5R是为了实现0.5LSB精度。

2、逐次逼近型/SAR

逐次比较型ADC包括1个比较器、1个数模转换器、1个逐次逼近寄存器（SAR）和1个逻辑控制单元。从最高有效位（MSB）开始，顺序地对每一位将输入电压与内置DA转换器输出进行比较，经n次比较而输出数字值。

SAR ADC的整体精度和线性度主要取决于内部DAC

为了处理交流信号，必须具有输入采样保持(SHA)功能来实现在转换周期期间保持信号不变

举例：

如下图，当CONVERT START 命令置位时，采样保持(SHA)电路置于保持模式，而内部 DAC 设为中间电平。比较器确定 SHA 输出是大于还是小于 DAC 输出，并将结果（位 1，转换的最高有效位）存储在逐次逼近型寄存器(SAR)中。然后，DAC 被设为¼量程或¾量程（取决于位 1 的值），而比较器则确定转换的位 2。结果同样存储在寄存器中，而该过程继续进行，直到确定所有位的值为止。当所有位均完成设置、测试并根据需要复位之后，SAR 的内容即对应于模拟输入的值，而转换到此完成。

3、德尔塔-西格玛型/Σ-Δ

Σ-Δ 型 ADC 包含模拟∑-Δ调制器（一个比较器、一个基准电压源、一个开关以及一个或以上的积分器与模拟求和电路）和数字抽取滤波器（一个用作通常但不总是低通滤波器的数字信号处理器）组成。Σ-Δ 型 ADC采用增量编码方式即根据前一量值与后一量值的差值的大小来进行量化编码，从而给数字抽取滤波器提供增量编码即∑-Δ码。数字抽取滤波器完成对∑-Δ码的抽取滤波，把增量编码转换成高分辨率的线性脉冲编码调制的数字信号。Σ-Δ 型 ADC的精度由调制器中积分器的建立时间决定。

转换速率低，大多只有几百Ksps，但高于高于积分型和压频变换型ADC

内部利用高倍频过采样技术，实现了数字滤波，降低了对传感器信号进行滤波的要求

为了实现 N 位有效分辨率，必须计数 2N 个时钟周期，这将严重限制有效采样速率

过采样：

对于一个N位ADC，N(有效位数)=(SNR-1.76dB)/6.02dB。每4倍过采样可以使SNR增加6dB，等效于分辨率增加1bit

基频信号的功率与所有频率的噪声的RMS功率之和的比值就是信号噪声比（SNR）。如果将采样频率提高，SNR值虽然不变，但噪声分散到更宽的频率范围，后期经过数字滤波，可变相的降低RMS噪声，从而提高SNR，最终提高有效位数

举例

下图为一阶Σ-Δ型ADC，假定在 VIN处施加直流输入。积分器在节点 A处持续斜升或斜降。比较器的输出通过一个 1 位 DAC 反馈至节点 B 处的求和输入。比较器输出通过 1 位 DAC 的回到求和点的负反馈环路强制将节点 B 处的平均直流电压设为VIN。这表示平均 DAC 输出电压必须等于输入电压 VIN。平均 DAC 输出电压由比较器输出的 1 位数据流中的 1 的密度来控制。随着输入信号增加到+VREF，串行位流中的“1”数量增加，而“0”数量则减少。类似地，随着信号负向趋近–VREF，串行流中的“1”数量减少，而“0”数量则增加。从非常简单的角度来看，此项分析显示输入电压的平均值包含在比较器输出的串行位流中。数字滤波器和抽取器处理该串行位流并产生最终的输出数据。

如果输入信号接近正满量程，位流中的“1” 将明显多于“0”。同样，如果信号接近负满量程，位流中的“0”将明显多于“1”。如果信号接近中间电平，则“1”和“0”的数量大致相等。

4、流水线型/Pipeline

流水线型ADC由若干级级联电路组成，每一级包括一个采样/保持放大器、一个低分辨率的ADC和DAC以及一个求和电路，其中求和电路还包括可提供增益的级间放大器。

首级电路的采样/保持器对输入信号取样后先由一个m位分辨率粗A/D转换器对输入进行量化，接着用一个至少n位精度的乘积型数模转换器产生一个对应于量化结果的模/拟电平并送至求和电路，求和电路从输入信号中扣除此模拟电平。并将差值精确放大某一固定增益后关交下一级电路处理。经过各级这样的处理后，最后由一个较高精度的K位细A/D转换器对残余信号进行转换。将上述各级粗、细A/D的输出组合起来即构成高精度的n位输出。

因为每个阶段的位是在不同的时间点确定的，所以相同样本对应的所有位在被馈送到数字错误校正逻辑之前都与移位寄存器进行了时间对齐。

举例：

如下图，模拟输入VIN首先被采样并由采样保持器保持稳定，而第一阶段的flash ADC将其量化为三位。然后将3位输出馈给3位DAC(精确到12位)，然后从输入中减去模拟输出。这个“剩余量”扩大4倍并被送入下一阶段(第二阶段)。这个增加的剩余量继续通过下级流水线，每一阶段提供3位，直到它到达4位flash ADC，将解析最后的4LSB位。