【项目01: SAR_ADC-18bit】

设计指标

1. 工作温度：-40℃～+85℃
2. 工作电压VDD：3.3V±0.3V（模拟部分，数字部分电压不限）
3. ADC分辨率：18 bit
4. 吞吐率：≥500KSPS
5. 外部参考Vref：2.5V
6. 差模输入范围：±Vref
7. 共模输入范围：Vref/2±50mV
8. 增益误差：±0.01%
9. 输入失调电压：±3mV
10. 积分非线性：±4LSB（典型值）
11. 微分非线性：±1LSB（典型值）
12. 信噪失真比：95dB@fin=1kHz；91.5dB@fin=100kHz（典型值）
13. 无杂散动态范围：110dB@fin=1kHz；100dB@fin=100kHz（典型值)
14. 功耗:≤15mW（0.5MSPS，外部参考电压）
15. 工艺：≤0.18 µm
    提交：详细设计方案——系统架构分析、关键技术原理分析及电路指标要求；
    系统Matlab建模文件；
    仿真验证文件：前仿结果和后仿结果；
    版图设计；
16. 附加要求：
    

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设计规范

1. 子模块端口名需要大写：AVDD/AVSS VIN VOUT V+ V-

尤其是模拟电压的模块的端口需要命名为AVDD和AVSS，数字模块电压命名为DVDD/DVSS

2. symbol 在不产生文字交叠的情况下画得尽可能小

3. 每个人有一个姓名拼音的文件夹，里面包含

• pics：存放仿真结果的图片
• docs：存放说明文档
• data：存放仿真结果，譬如.grf的波形文件
• DRC：存放drc结果
• LVS：存放lvs结果
• PEX：存放pex结果
• 其他需要存放的文件请自行命名在个人姓名文件夹中
• 譬如：yzxi/whwang/wpyang中都应该包含以上文件，已经建好文件夹，各位可直接访问
• 访问路径为：/home/weipingyang/share/sar_adc18bit

4. 公共文件使用说明

.cdsinit和.cdsenv文件事先会设计好，无需更改
cds.lib文件不要轻易更改

5. 具体设计时，设计的模块需要保持一致命名

• 姓名_名称的格式
• 模块名一律小写
  譬如：yz_dac，wp_comparator，wh_amplifier
  如果有版本迭代，迭代为：
  yz_dca_v1，wp_comparator_v2， wh_amplifier_v3

6. 仿真设置需要保存在cellview下

设计分工与安排

1. 采样开关

2. 比较器

3. DAC电容阵列

4. SAR逻辑

时间安排

1.23Feb26-23Mar05：确定架构