应用计算机测定线性电阻电路图和实物图,中国大学MOOC电子线路设计、测试与实验二网课答案...

中国大学MOOC电子线路设计、测试与实验二网课答案

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2020-04-26 19:57

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中国大学MOOC电子线路设计、测试与实验二网课答案

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中国大学MOOC电子线路设计、测试与实验二网课答案

已知某verilog仿真测试文件时钟信号描述如下：parameter period = 10; always begin clk = 1'b0; #(period/2) clk = 1'b1; #(period/2); end且该verilog文件顶部有如下代码：`timescale 1us / 1ns，则模拟仿真时钟周期是

时序逻辑只能使用非阻塞逻辑

某次电路实验中，一同学按如下电路图连接电路，完成实验。其中d0，d1端为输入端，s0与s1为输出端。在实验过程中，该同学将d0与d1端分别外接至低电平与高电平，请你帮他预测一下，s0与s1端输出电平分别为：【图片】

用双踪示波器观察3个以上波形，分两次观测。具体做法如下,做法是正确的：【图片】

为减小频率计的测频误差，测频计数时间越短越好

6位7段数码管动态显示控制模块如图1，要求人眼看到所有数码管同时显示各个数码管各自对应的数字，数码管位选信号的扫描时钟频率约为多少【图片】

在利用卡诺图法进行化简时，对于无关项的处理，根据需要可以当“0”处理，也可当“1”处理

vhdl语言相对verilog语言更早成为国际标准

由于竞争冒险产生的干扰脉冲持续时间很短，用示波器观察不到。

有一双向移位寄存器，高位在左，低位在右，欲将存放在该移位寄存器中的二进制数除以十进制数8，则需将该移位寄存器中的数左移3位，需要4个移位脉冲。

cmos 电路和 ttl 电路在使用时，不用的输入管脚可悬空。

一个5位二进制加法计数器，初始状态为00000，经过201个输入脉冲后，计数器的状态为

已知电路的当前状态q3q2q1q0为“1100”，74ls191具有异步置数的逻辑功能，请问在时钟作用下，电路的下一状态(q3q2q1q0)为【图片】

verilog 语言中对同一子模块实例化时模块端口可以位置关联和名称关联两种不同的方法混用

下面哪些工具可以用于描述组合逻辑电路的逻辑功能

下面哪个逻辑关系运算是复合逻辑运算

以下电路中常用于总线应用的有

三态门的三种状态分别为：高电平、低电平、不高不低的电压。

对于视频中的信号发生器，要把三角波输出调成近似锯齿波，需要调节( )旋钮

普通的逻辑门电路的输出端不可以并联在一起，否则可能会损坏器件

下列各种门电路中哪些不可以将输出端并联使用(输入端的状态不一定相同)

图示od门电路可以实现“线与”。【图片】

图示电路是可变进制计数器。试分析当控制变量a为0和1时，电路分别为 进制计数器【图片】

三态门的三种状态分别为：高电平、低电平、不高不低的电压

示波器稳定实时显示被测周期信号波形，基本前提是指定的( )信号与被测信号同源

在下图所示电路中，逻辑门gm输出的高、低电平符合voh ≥ 3.2v，vol ≤ 0.25v。所有的反相器均为74ls系列ttl电路，输入电流iil ≤ - 0.4ma，iih ≤ 20μa。vol ≤ 0.25v 时的输出电流的*大值为 iol(max) = 8ma，voh ≥ 3.2v 时的输出电流的*大值为 ioh(max) = -0.4ma，gm的输出电阻可忽略不计。计算gm可驱动的反相器的个数为【图片】

示数为68的瓷片电容的电容值为？

同步时序逻辑电路中的存储元件可以是任意类型的锁存器或触发器。

在下图所示电路中，逻辑门gm输出的高、低电平符合voh ≥ 3.2v，vol ≤ 0.25v。所有的反相器均为74ls系列ttl电路，输入电流iil ≤ - 0.4ma，iih ≤ 20μa。vol ≤ 0.25v 时的输出电流的*大值为 iol(max) = 8ma，voh ≥ 3.2v 时的输出电流的*大值为 ioh(max) = -0.4ma，gm的输出电阻可忽略不计。计算gm可驱动的反相器的个数为【图片】

当信号从视频中的信号发生器的同步输出口正常输出，且设备上的ttl灯亮，则其波形峰峰值约为

同步时序逻辑电路中所有触发器的时钟端应相连

非阻塞赋值使用符号()来表示

verilog 语言中对同一子模块实例化时模块端口可以既采用位置关联，也采用名称关联两种不同的方法混用

在veriloghdl的数字表达方式用，和十进制数127表示的数字相同的表达方式有

下面说法正确的是( 　)

在组合逻辑电路的设计中，下面哪些verilog hdl语句形式是可行的

always模块只能描述时序逻辑

下面哪种说法是正确的

现在定义了一个1位的加法器addbit(ci，a， b， co， sum)，模块的结果用表达式表示为{co， sub}=a+b