Jaenora-CSDN博客

原创 1.6.4 如何优化时序

文章目录如何优化时序1.1建立时间与保持时间1.2 逻辑时延模型如何优化时序在FPGA设计中，提高速度与降低面积属于两个相互矛盾的目标，在具体实现上往往需要折中（Tradeoff）。1.1建立时间与保持时间1.建立时间（setup time）：指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间。若建立时间不够，数据将不能在这个时钟上升沿处被打入触发器。2.保持时间（hold tim...

2019-09-15 20:01:02 1100

原创 FPGA中重要接口部件的设计(一)

文章目录1.SRAM2.双口RAM3.移位寄存器1.SRAM1.SRAM在数学中对应静态数组。(1)当给出数据地址（address），并被时钟上升沿采样后，SRAM的数据输出Q端将会输出存储的数据；(2)当SRAM处于存储数据改写状态时，SRAM将会在时钟上升沿采样数据输入D端的信号，并将其存储到内部单元中。SRAM的Verilog仿真模型：// A SRAMmodule sparm...

2019-09-14 21:36:03 1542

原创 1.3 复杂逻辑模块的设计

文章目录复杂逻辑模块的设计1.结构化的设计1.1结构化设计分类1.2结构化设计要点2.数据流的设计2.1 无流控输入、输出2.2 有流控输入、输出2.3数据流的总线接口3.控制流的设计3.1主从状态机复杂逻辑模块的设计1.对于复杂的逻辑电路，其电路所描述的信息熵一定很高。2.逻辑电路的复杂性通常有几点：(1)内部组成结构复杂(2)控制状态复杂，且高度耦合(3)接口复杂，且信号数量众多...

2019-09-14 20:50:04 1408

文章目录一、有限状态机概述二、有限状态机的设计思想三、有限状态机的设计1.状态机的编码2.状态机的复位3.状态机的条件跳转4.状态机的输出四、有限状态机的设计步骤五、状态机的3种描述风格六、有限状态机的判别标准一、有限状态机概述1.任何事物都可以用一种模型来描述：给定某个输入就有特定的输出，这个输出可能只与当前输入相关，也可能与以前的历史输入相关（数学上称为马尔可夫过程）。2.对应到逻辑电路...

2019-09-06 22:02:08 856

原创 1.2.6 function与时序电路组合

文章目录1.function的用法2.function与触发器电路结合3.基于算法视角的时序优化(1)累加拆解(2)累乘拆解(3)函数嵌套模式拆解4.函数与通用描述的转换方法1.function的用法1.function(函数)，其目的是返回一个用于表达式的值。其标准写法如下：function <返回值的类型或范围> (函数名)； <端口说明语句> ...

2019-09-05 21:03:22 906

原创 1.2.5 D触发器与多路延迟

文章目录一、时序电路1.D触发器2.阻塞赋值与非阻塞赋值二、数据类型1.线网类型2.寄存器类型三、带复位的触发器四、锁存器（latch）五、多级延迟的触发器六、计数器七、分频器与门控使能信号一、时序电路1.D触发器先来看一个最简单的时序电路：module D(input D,input CLK,output reg Q);always@(posedge CLK) begin...

2019-09-05 16:44:13 5077

原创 1.2 Verilog 零碎知识点

1.case语句的default项必须写出，能够防止产生锁存器电路。利用case语句描述组合电路时，必须提供所有的选择结果情况，否则HDL综合器将根据描述，自动生成锁存(latch)电路。锁存电路相对于组合电路来说，会带来额外的时钟延迟，并引入异步时序，不适合常规电路设计。此外，锁存电路在可测试性设计中，需要额外的逻辑实现。因此，描述电路时一定不要编写不完全分支的电路语句，以免生成锁存。2...

2019-09-05 09:49:46 622

原创 1.1集成电路设计基础

文章目录1.集成电路的概念2.IC设计的本质3.硬件描述语言(HDL)1.集成电路的概念集成电路：Intergrated Circuit，即IC，又称芯片。三个核心议题：集成什么，如何集成，如何处理集成带来的利弊。集成电路的定义：把一定数量的常用电子元器件，如电阻，电容，晶体管等，以及这些元器件之间的连线，通过半导体工艺集成在一起的具有特定功能的电路。集成电路可分为：模拟芯片，数...

2019-09-04 16:09:23 1400

原创触发器基础知识

文章目录触发器一、概述二、SR锁存器(Set-Reset Latch)三、触发器1.电平触发的触发器(同步RS触发器)2.边沿触发的触发器(边沿RS触发器)3.脉冲触发的触发器(主从RS触发器)四、触发器按逻辑功能的分类1.SR触发器2.JK触发器3.T触发器4.D触发器触发器一、概述定义：能够存储一位二值信号的基本单元电路统称为触发器触发器的两个基本特点：(1)具有两个能自行保...

2019-09-01 20:49:56 7178

原创 Vivado中差分时钟的配置方法

由于开发板DIGILENT Genesys2 的开发手册中说明了自带的时钟IP核为差分时钟，所以研究了下Vivado中差分时钟的配置方法。文章目录1.Genesys2开发板用户手册中对内置时钟的说明2.在Vivado2016.4中进行开发板内置时钟IP核的设计与使用1.添加时钟IP核2.时钟IP核的配置3.生成的时钟IP核的查看与调用3.总结1.Genesys2开发板用户手册中对内置时钟的说明...

2019-08-23 21:37:40 14998 9

原创使用vivado2016.4编写一个流水灯项目(上)

目录1.项目要求2.工作环境3.项目流程1.打开Vivado，建立项目2.源文件的添加3.编写源文件4.进行模拟仿真.项目前半部分总结1.项目要求1.流水灯有八个状态，使用开发板上的三个LED灯来完成相应状态的闪烁；2.闪烁间隔为每秒闪烁一次；3.有使能按键，即按下按键时灯开始闪烁，松开即灭；2.工作环境1.编辑器：Vivado 2016.4,使用Verilog进行编写2.开发板：D...

2019-08-23 19:25:45 4583 9

原创使用vivado2016.4编写一个流水灯项目(下)

在使用vivado2016.4编写一个流水灯项目(上) 里面，介绍了使用vivado开发一个一个完整的项目过程的前半部分。在这篇文章里回继续介绍后面的部分，使之成为一个完整的开发过程。目录3.项目流程5.综合(Synthesis)6.布局布线7.硬件实现4.最终话3.项目流程5.综合(Synthesis)在上一步模拟仿真中，经过验证我们的仿真波形正确，接下来就可以进行综合这一环节了。1...

2019-08-23 11:39:17 2117

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