设计占空比为50%的三分频电路

最新推荐文章于 2024-05-31 15:52:36 发布
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分类专栏： verilog 仿真 文章标签： 奇数分频 占空比50%
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本文链接：https://blog.csdn.net/qq_15026001/article/details/90213807
版权
本文介绍了如何设计一个占空比为50%的三分频电路，主要针对奇数分频的情况。通过在上升沿和下降沿分别生成2/3占空比的时钟，然后进行相与操作，最终实现50%占空比的时钟信号。文章提供了一段时序图，并提到使用edaplayground.com进行仿真验证。
摘要由CSDN通过智能技术生成

设计占空比为50%的三分频电路

时序图工具
在这里插入图片描述
{signal: [
{name: ‘clk’, wave: ‘P…P…’},
{name: ‘clk1’, wave: ‘H.LH.LH.L’},
{name: ‘clk2’, wave: ‘lh.lh.lh.’,phase:0.5},
{},
{name: ‘clk1 & clk2’, wave: ‘nhlnhlnhl’}
]}

目前各个FPGA厂家一般都有集成的锁相环资源，但在设计对于时钟要求不高的基本设计，通过逻辑进行时钟分频依然有效，还可以节省芯片内部的锁相环资源，其中分频又分为，偶数分频,奇数数分频，小数分频，此次主要涉及奇数分频，设计一个占空比为50%的三分频电路，仿真环境采用edaplayground.com.

  • 奇数分频原理
    分别采用上升沿进行一个占空比为2/3的始终，在次用下降样设计同样的占空比，最后将两者进行相与，得到占空比为50%的三分频电路。
// Code your design here
`timescale 1ns/1ps
module div3_half(
								input Sys_clk,
								input Sys_reset,
								output div3 ,
  								output
最低0.47元/天 解锁文章
Mr.zhang_FPGA
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解决奇数频分频问题——对设计一个三分频电路，占空比是50%、1/3、2/3；然后根据三分频电路推导出五分频电路，占空比是50%。五分频其他占空比依此类推！其他奇数频以此类推！
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