什么是电子计算机NXI并行线,并行加法器

用n位全加器实现两个n位操作数各位同时相加，这种加法器称为并行加法器。并行加法器中全加器的个数与操作数的位数相同。常用的并行加法器有行波进位(RIP)加法器、跳跃进位加法器(CSKA：Carry-SKip Adders)、进位选择加法器(CSLA：Caurry-SeLect AdderS)、超前进位加法器(CLA：Carry-Lookahead Adders)等。

中文名

并行加法器

外文名

parallel adder

学    科

计算机科学与技术基本释义

实现两个n位操作数各位同时相加

特    点

全加器的个数与操作数的位数相同

常用类型

RIP、CSDK、CSLA、CLA

并行加法器基本概念

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用n位全加器实现两个n位操作数各位同时相加，这种加法器称为并行加法器。并行加法器中全加器的个数与操作数的位数相同。

算术逻辑单元(ALU)既能完成算术运算也能完成逻辑运算，是微处理器芯片中的一个十分重要的部件。但从基本算术运算的实现，我们可以看到所有的加、减、乘、除运算最终都能归结为加法运算。在ALU完成的操作中，逻辑操作是按位进行，各位之间彼此无关，不存在进位问题，这使得逻辑运算速度很快，且是一个常数，不需进行过多的优化工作。但对于算术操作来说，因为存在进位问题，使得某一位计算结果的得出和所有低于它的位相关。因此，为了减少进位传输所耗的时间，提高计算速度，人们设计了多种类型的加法器，如行波进位(RIP)加法器、跳跃进位加法器(CSKA：Carry-SKip Adders)、进位选择加法器(CSLA：Caurry-SeLect AdderS)、超前进位加法器(CLA：Carry-Lookahead Adders)等。它们都是利用各位之间的状态(进位传递函数P、进位产生函数G等)来预先产生高位的进位信号，从而减少进位从低位向高位传递的时间。

并行加法器常用设计

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并行加法器中全加器的位数与操作数的位数相同，可同时对操作数的各位相加。影响运算速度的主要是传递进位信号的逻辑线路(即进位链)。根据进位链的不同处理方法，并行加法器又分为行波进位(RIP)加法器、先行进位加法器(CLA：Carry-Lookahead Adders)、进位选择加法器(CSLA：Carry-SeLect Adders)和跳跃进位加法器(CSKA：Carry-SKip Adders)等。

行波进位加法器

行波进位加法器是将n个一位全加器串接起来进行两个n位数的相加，进位是采用串行进位的方法来实现的，即本级的 作为下一级的 参与加法运算。其逻辑表达式为：

同时

所以，串行进位链的总延迟时间与字长成正比，字长越长，延迟时间就越长。假设每一级全加器的延迟时间为dt，则n位RIP加法器的进位总延迟为ndt。

选择进位加法器

根据进位计算公式 ，可以知道进位信号的得出需要依赖前级的进位信号，如果不考虑前级进位 的值，而同时计算出当 =0和 =1时向第i+1位的进位值，则所有位的进位与结果可以同时计算，等真正的进位信号产生之后，再利用它选择出正确的结果，这种加法器就是选择进位加法器。它是通过提高计算的并行性来改进加法器的速度的。在实际的选择进位加法器中，为了减少等待时间，总是将n位分成K段，其中第k个段中有 位。划分后的每个段内安排两个加法器，同时计算向这一段的最末位的进位 是0和1两种情况下的和，这样各段的计算是并行的。通常这个延迟是：

一般来说，对基本的选择进位加法器进行合理的分段可以有效地降低延迟。例如，在最低两位(第0和第1位)采用基本的行波进位加法器，第2位和第3位再使用进位选择加法器，假定MUX的延迟与一级进位链的延迟相当，那么下一个选择进位模块的长度应该为3(第4、5、6位)。因此，进位选择模块开始的位数为2、4、7、11、16等等。在这种情况下，加法器的延迟正比于所选择进位模块的数目。

超前进位加法器

影响加法器速度的关键因素是进位信号产生和传递的时间，所以要想提高加法器的速度，就必须尽可能的缩短进位时间，即改进进位方式。超前进位加法器的特点是各级进位信号同时产生，大大减少了进位产生的时间。其进位产生的逻辑表达式为：

从上面的表达式可知：所有各位的进位都不依赖低位的进位，每一位的进位可同时产生。若不考虑 、 的形成时间，则n位超前进位加法器的进位总延迟为 ，与字长无关。但随着加法器位数的增加， 的表达式会越来越长，电路结构会越来越复杂，而且将受到元器件扇人系数的限制，所以完全采用并行进位是不可能的，实际上通常采用分组并行进位来实现。即把n位字长分为许多小组(每组通常4位)，在组内实现先行进位，在组间既可采用RIP进位，也可采用先行进位。一般地，把组内并行，组间串行的方式称为单级超前进位加法器；把组内并行，组间并行的方式称为多级超前进位加法器。如16位二级超前进位加法器在实现时首先将16位划分成四组，每组四位，第一组产生 ，不产生 ；第二组产生 ，不产生 ；第三组产生 ，不产生 ；第四组产生 ，不产生 ；其余几个C值用以下公式产生：

跳跃进位加法器

超前进位加法器虽然速度很快，但它硬件支出较大。跳跃进位加法器就是在行波进位加法器的 - 路径中，通过增加旁路逻辑来加速加法器中的进位传递。可以将被加数分成k位大小相等的组，在组内，进位是以行波进位的方式传递，利用一个位组内部的进位传递信号实现是否对进位输入进行旁路的判断， 。如果组内所有的Pi信号都是1，则进位跳旁路的条件成立，进位信号通过旁路逻辑传递，这可以看作是“跳跃”过了本来是串行经过的行波进位链的某些位，这就是跳跃进位加法器名称的由来。在跳跃进位链中，假定最低位的进位Cn为0，最坏情况可能发生在以下两种情况：一是行波进位的最坏情况，这时进位从一个组的最低位产生，传递到下一个组的最高位(不再向更高位传递，也就是该位的进位传递逻辑为0)，跳跃进位逻辑不起作用；另一种情况是跳跃进位的最坏情况，这时进位从某个组的最低位产生，经过中问的若干组的进位跳跃逻辑后进入某个组并传递到该组的最高位(不再向更高位传递)，这时跳跃进位逻辑和行波进位逻辑都起作用，整个进位链的时间就是所有这些情况中的最长延迟时间，即 。

16位进位跳跃加法器的结构图如图1所示：

图1

并行加法器方法比较

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加法器的性能可以从延迟、功耗、面积等方面进行分析。具体分析的方法有三种：一是通过门级模拟器来估算加法器的性能；二是采用标准单元库对每种加法器进行逻辑综合和布局布线来设计电路，然后从版图中反提取电路参数，针对其参数进行电路的模拟，从中得出各种加法器的比较结果；三是通过物理实现在芯片上实现各种加法器，然后通过实际测量进行比较。

下面是加法器的比较结果：

通过对这些并行加法器的比较，可以发现行波进位加法器的速度太慢，但面积很小。选择进位加法器使用的逻辑门数、面积较大，而速度的改善不足以补偿付出的代价。延迟功耗积较小且面积相对合理的是改进后的跳跃进位加法器和超前进位加法器，其中改进后的跳跃进位加法器的延迟功耗积是最小的，而且它的面积和功耗都比超前进位加法器小，所以它具有最好的性价比。在物理实现时，超前进位加法器、跳跃进位加法器以及改进后的跳跃进位加法器的规则性较好，利于版图实现[1]

。

词条图册

更多图册

参考资料

1.

安印龙, 许琪, 杨银堂. 并行加法器的研究与设计[J]. 晋中学院学报, 2003, 20(4):330-334.