软件:vcs-2016,verdi-2016
系统:linu系统
本文目录:
代码源码:
1、设计代码
在命令行敲入 gvim full_adder.v,然后把下面代码复制进去,保存退出gvim;
//-----------------------------------------------------------
// FileName: full_adder.v
// Creator: xiaobaijiang
// time: 2021-10-30
// wchat: jianfuk
//-----------------------------------------------------------
module full_adder (
// module head: verillog-2001 format
input wire a_in,
input wire b_in,
input wire c_in