DSP使用心得之TMS320C6713的PLL管理
先上一张图:
理解了上图,就基本上掌握了DSP PLL管理方式。下面详细探寻一下:
常规使用方式主要由几个步骤:
假设输入时钟CLKIN为24M钟
1)对输入时钟CLKIN进行分频:
对输入时钟分频图:
一般使用不予分频,配置如下:
PLLDIV0 = 0x00008000; // 不进行分频,PLLREF=24MHz/1=24MHz
2)对外部时钟进行倍频(PLL× 4 to ×25):
寄存器控制如下图所示:
若配置为8倍频,程序为:
PLLM = 0x00000008; // PLLOUT=24M*8=192M
3)DSP 核频率(SYSCLK1)、外围控制器频率(SYSCLK2)、EMIF接口配置(SYSCLK3)
SYSCLK1:配置方式参考1),