weixin_37908983的博客

原创 altera AS端口烧录文件

如上设置OK后，重新编译文件，就会生成pof格式下载文件。通过AS端口烧录即可，断电重启程序保持。AS端口烧录，需要先软件设置下相关芯片参数，才能进行编译生成 相关的pof 文件。

原创 升级为Modelsim SE-64 2020.4之后do脚本需注意一个参数

按照以往使用版本的批处理使用方式，命令中使用了 -novopt 选项，导致所有优化被禁用。虽然这个选项在保留对象可见性方面可能有用，但请注意该选项已经被弃用，将在未来版本中移除。do文件批处理：将命令vsim work.led_ctrl_tb -novopt。do脚本仿真以前没出错，现在显示错误如上，网上查的原因如下。

原创 Vivado 程序固化，以小梅哥XC7A35TFGGG484_2 板子为例子

工程需要先编译生成bit文件，可以给bit 文件先烧录进去，不断电试试功能，然后再来给相关文件生成bin文件进行烧录进去固化。如果烧录的时候没有bin, 需要重新编译生成bin文件，再次添加bin文件，点击ok进行烧录，一：Tool 选择 Generate Memory Configuration File。烧录之后，拔掉电源，和烧录器，使板子完成断电，上电之后程序运行正常，证明程序固化正确。连接上板子硬件之后，如上图，选中上图位置，然后右键选择。二：设置SPI Flash 烧写配置。

原创 matlab2020a 安装之后启动比较慢 设置方法

可能matlab 启动的时候会一直访问network.lic，老是会不断访问联网，导致启动变慢，这种方式感觉似乎比第一种慢一点点，感觉差异不大， 设置之后，大概几秒就能够启动。追加 -c “E:\Program Files\Polyspace\R2020a\licenses\license_standalone.lic”原本文件路径为 “E:\Program Files\Polyspace\R2020a\bin\matlab.exe”找到网上的方式，试了，两种都可以，方法一感觉更快点。

原创 QCC5144 按键事件程序整理

pad>44 // 耳机开发layout未使用。

原创 STM32F407自建工程库需要的文件和注意事项

另外需要注意STM32F407 没有stm32f4xx_fmc.c 文件里面的功能，不能添加这个外设，不然会报错。stm32f4xx.h 新版本的这个地方重复定义了，暂时不怎么解决，直接屏蔽，不然会报很多警告！system_stm32f4xx.c system_stm32f4xx.h 为各种系统时钟设置文件。#include “stm32f4xx_conf.h” 文件是包含各种外设。第二类是conf.h广播相关的，可以根据conf文件确定引用的文件外配置文件。蓝色表示不可修改，但可以选择引用。

原创 STM32CubeIDE Open Declaration 无法跳转

Eclipse首次编辑大于5000行（默认）代码以上的文件时，会提示为了提高性能，已进入Scalabilitys模式，将关闭代码定义跳转功能以提高性能，很可能随手就点过去了，之后编辑大代码又找不到地方恢复。感觉修改这个值应该也可以， 比如这里的5000修改为50000；查的原因为如下图右边–>Outline is disabled due to scalability mode。最终去除scalability模式的限制就可以看Outline了，但是这样这个模式就没有什么用了。

原创 QCC5144 USB调试模式设置

QCC 设置USB下载调试模式

原创 新的STM32F407VET6芯片自动复位原因

仔细检查复位电路后，未发现信号输入源，因此怀疑是STM32内部输出的复位脉冲（联想到内部看门狗，看门狗可能需要输出复位脉冲给MCU外部的其他电路）方法1，是使用OK，方法2为STLINK，而且要新下软件，所以暂时没试。烧写程序后，发现MCU复位脚每隔500ms+就回出现一个低电平复位脉冲。在while循环中喂狗，发现MCU不再重启，确认是IWDG被使能了；（上图为reset脚复位脉冲如上图）方法2使用STLINK。...

原创 STM32 CubeIDE printf串口重定义

STM32 CubeIDE printf串口重定义

原创 为啥说大电容过滤低频信号，小电容过滤高频信号

　 关于滤波电容，为什么率高频选择小电容，而滤低频选择大电容？从理论上讲电容的容抗为1/jwC，对于高频信号，明显电容越大容抗值越小，这样不是更有利于滤掉高频信号码？以前也没有考虑过这个问题。...

原创 TI低通和高通电路手册

电路低通高通滤波

原创 【无标题】EP4CE10 pin11脚和PIN12脚都使用输入输出报错解决

报错如下，和特权讲的现象一样下面重点写怎么设置pin11或者PIN12脚 Toggle Rate 为0MHZ正常情况管脚分配看不懂这项、需要以下操作打开找到Toggle Rate 选择，之后就可以看到这个栏目然后找到PIN12或者PIN11 修改Toggle Rate 为0MHZ 重新编译就不会出错了...

原创 NIOS Printf 函数的坑

就算添加了SDRAM 还得开启enable_reduced_device_drivers 不然会串口一直在打印还是啥的，导致出错

原创 EPCS多余内存怎么自己使用的坑

如下如 必须去掉enable_reduced_device_drivers. 才能使用读写EPCS库，但这里发现一个问题，当未勾选enable_reduced_device_drivers. EPCS能用， 串口读会出问题，具体原因，是否因为ram 太小，还是需要使用扩展的SDRAM，原因未知。勾选enable_reduced_device_drivers，串口可以正常读写...

原创 EBAZ4205矿板使用PS端时钟，给PL端，LED流水灯功能

EBAZ4205矿板使用PS端时钟，给PL端，LED流水灯功能.矿板PS CLK端口 E7 33.333MHZ第一步：点IP INTEGRATOR 里面 Create Block Design 然后点击OK 可以给Design name 修改为shift_led_demo第二步骤：添加Add IP搜索ZYNQ 双击导入双击ZYNQ图标，展示具体内容取消 PS-PL接口的GPIO Master AX0interface修改时钟频率修改DDR3型号.位宽等参数最后点击OK

原创 ALTERA 时序Slack From node 等关键词解释

**Slack:**建立时间余量From Node 起点，源寄存器To Node 终点，目的寄存器Launch clock 源寄存器发射数据的时钟Latch Clock 目的寄存器接收数据的时钟Relationship 即 Lauch Clock edge 和 Latch Clock edge 的时间差下图展示的是同一个时钟，所以时间差为1ns ,因为时序约束输入为1000M, 一个时钟周期刚好1nS当Lauch Clock edge 和Latch Clock edge 不是同一

原创 vivado verilog paramer 和 defeparam 使用

module led_run( input wire sys_clk , input wire sys_reset , output wire [3:0] LED );mux_3_8// #( .MCNT ( 49999999 )) // 方式一，重定义参数 mux_3_8_inst( .sys_c...

原创 FPGA always 和assign 用法

原创 NIOS_Altera EPCS下载 注意事项20210815

第一：QSYS 如下图第二，在Verilog 工程文件里面添加 qsys 生产的文件**.qip格式文件**第三编译下载verilog硬件.sof文件第四。NIOS文件注意上图注意事项，allow_code_at_reset 这个项目的意思是允许代码存放在复位向量处。QSYS里面CPU Reset Vector 位EPCS ,这里又使能了allow_code_at_reset, 所以程序编译的时候就会将启动程序部门编译在EPCS所在的地址段。此种情况不能在线调试。需要不勾选allow_co