第一:QSYS 如下图
第二,在Verilog 工程文件里面添加 qsys 生产的文件**.qip格式文件**
第三编译下载verilog硬件.sof文件
第四。NIOS文件注意
上图注意事项,allow_code_at_reset 这个项目的意思是允许代码存放在复位向量处。QSYS里面CPU Reset Vector 位EPCS ,这里又使能了allow_code_at_reset, 所以程序编译的时候就会将启动程序部门编译在EPCS所在的地址段。此种情况不能在线调试。需要不勾选allow_code_at_reset 和 enable_alt_load , 当烧写任务必勾选两个选项。
下面勾选这两个选项,烧录固件操作如下图
点击start下载
需要注意事项二
epcs IP 如下图 EPCS /EPCQA 连接FPGA上是固定的端口,不能用任意IO口,Cyclone III Cyclone IV and Intel Cyclone 10 LP 这三款需要,顶层文件与IP核 端口例化,其他的型号不需要顶层文件与IP 端口例化。
另外