sv 函数返回值

最新推荐文章于 2023-01-20 01:11:30 发布
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分类专栏： sv 文章标签： systemverilog
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本文链接：https://blog.csdn.net/weixin_39060517/article/details/120910363
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本文介绍了SystemVerilog中task和function如何通过return语句返回值，强调了return在提供灵活结束机制方面的角色，补充了在Verilog中缺乏此功能的情况。
摘要由CSDN通过智能技术生成

2.2 关于task/function返回值
verilog中的task和function不能够使用return语句返回返回值并结束task/function，在systemverilog中增加了这一特性。

值得注意的是，由于在system verilog中task和function本身就可以使用output参数来输出数据，因此return更大的意义在于提供了一种便于灵活结束task和function的机制。

systemverilog的return默认就是function的name，代码如下，但是这种情况只能返回一个值无法返回多个值

class ecc_code;
    int ab;
 
    function bit[15:0] EDO(bit [10:0] EDI);
        EDO[0] = EDI[0]^EDI[1]^EDI[2]^EDI[4]^EDI[5]^EDI[7]
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