weixin_39092315的博客

04.11没时间更换图片源，先看文字吧ASIC设计流程1.芯片架构：考虑芯片的定义、架构、封装(X86、ARM、RISC-V、MISP)2.RTL：用Verilog、systemVerilog、VHDL描述电路(时钟域描述、时序组合逻辑描述：时钟沿、组合逻辑描述：电平)3.功能仿真：理想状态下的仿真4.验证：UVM、FPGA原型验证5.综合6.DFT(Design For Test)：插入扫描链7.等价性验证：形式验证技术8.STA：静态时序分析（与输入激励无关，寻找各个路径上的延迟）9.布局布线：保.

Vivado学习笔记

Vivado导出IP-bug修复

FPGA提升串口波特率、QT提高波特率支持的方法​ 本文主要讲解FPGA计算串口波特率的方法以及QT5对230400以上波特率的支持方法。1.FPGA提升串口波特率1.1确定FPGA串口的模块的时钟​ FPGA常用的时钟频率有：25M/50M/100MHz，对应每个时钟周期时间为：40ns/20ns/10ns。对应的支持的波特率理论上限为：100000000/50000000/25000000。需要注意的是，在实际使用当中，是无法达到如此高的波特率的，而且越高的波特率有效传输距离越小，通常11520

Ilegal assignment（Quart II）问题的解决1.问题来源大概率来自复制别人工程文件时，进行编译所出现的问题，可能是版本号以及IP名称的改变所引起的。常见与上述错误。2.问题定位由1可知，问题出在版本号以及IP名称，那么我们就去工程文件下找到IP核文件（根据问题不同而不同）：**pll.qiq **3.问题解决方案右键**pll.qiq **用记事本打开，见图删除前两行，重新编译，搞定...

FPGA的顶层文件调用方式（veliog HDL && Quart II）1.新建.v文件，选择hdl点击project，选中set as top level，然后开始调用各个文件夹。其中，对模块的调用要用原先的模块名再重定义 u_xxx,输入输出要对应上。如图所示：​ 可以看到，新建.v文件后，和普通文件的写法一样，只不过在顶层文件中，input和output是外部输入的信号：clk来自时钟，key是按键，而sel则是整个代码写完后，控制数码管显示的信号输出。显然，如果把我们写的