quartus 修改 时钟_quartus利用PLL IP核建立多个时钟输出

最新推荐文章于 2024-08-14 18:36:12 发布
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文章标签： quartus 修改 时钟
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本文介绍了如何在Quartus中使用PLL IP核配置生成5个不同频率的时钟输出，包括1MHz, 5MHz, 10MHz, 25MHz和50MHz。步骤涉及工程新建、PLL核的选择与配置、时钟参数设定以及最终的编译和引脚分配。" 120598194,10491225,吴恩达机器学习：线性代数基础与应用,"['机器学习', '线性代数', '算法']
摘要由CSDN通过智能技术生成

quartus利用PLL IP核建立多个时钟输出

zhangjinren0218@163.com

利用PLL IP核配置输出5路时钟。FPGA的板子使用外部50MHZ的晶振作为系统时钟。该PLL的输入输出接口如表1所示：

信号名

方向

描述

Inclk0

input

PLL输入时钟

areset

Input

PLL复位信号，低电平复位

Locked

output

该信号指示PLL锁定以后稳定输出，高有效

C0

Output

PLL输出1MHZ

C1

Output

PLL输出5MHZ

C2

Output

PLL输出10MHZ

C3

Output

PLL输出25MHZ

C4

output

PLL输出50MHZ

其主要步骤如下所示

1. 新建一个工程，其工程名字为PLL

2. 建立原理图如下所示

3. 在原理图空白处双击鼠标。

4. 双击之后会弹出如下对话框，并选择MegaWizard plug-IN Manager。

5.调用PLL的IP核&#x

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