写在前面的话
梦翼师兄经常告诉大家,FPGA最明显的优势就是它的速度。那么本节,梦翼师兄和大家一起来学习FPGA片内时钟管理单元PLL(锁相环)的应用。利用锁相环,我们可以在一个很宽广的范围内实现任意的分频和倍频。使用锁相环,可以有效的减少我们在时钟发生部分的代码量,同时更重要的,利用锁相环的“全局时钟树”,可以保证很好的时钟质量。
项目需求
我们使用锁相环生成两路时钟,一路为25MHz,另外一路为100MHz。通过这种方式我们可以学会利用锁相环实现分频和倍频的基本操作。
操作步骤
启动Quartus15.0
在界面的右侧的IP Catalog的搜索中键入pll,然后双击【ALTPLL】
选择语言为Verilog,给IP起一个名字,这里把它叫做my_pll
点击【ok】以后,界面将会进入pll设置向导中ÿ