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systemverilog中的随机化激励

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中的随机化激励

SystemVerilog

谤琏葱芯集成电路设谤公司 扬鑫泠谨俊拣竞雾 菱宇闻

摘要：随着集成电路的验证工作日渐麓杂，对验证的可靠性提出了越来越离的要求。传统的验证工作中

了利用随祝纯激励瓣数烈提高验证代码的效率争验证可靠槛的重要姓。本文越删痒为镧，焖述了如

埔方法，以帮助读者理解如何使用SystemVerilog高效率地完成复杂的谴计验证。

关键字：VMMSystemVerilog激励随机化

1．前言 税制，这使得符合规范的隧机化激励组件熊够很好

域氍多个设计间复用，这更进一步地提高了验证工

随着电路工艺设计技术的不断发展，集成电路 作的效率和可靠性。

游逡辑设亍}变褥楚泉穗复杂，疆之对骏螽至工传提出

了更高的要求。囊予投片(tip-out)的赞爝较高，程2．在验证巾使用隧毫莲纯激獭

澍必要在投片前对芯片设计进行全面、可信的验证，

Under

Test，

以尽量减少“设计——测试——投片——调试一 在验证中，可以依照DUT(Design

发现Bug修改设计”这一流程的迭代次数。因此在 被测设计，以下篱称DUT)的验证要求来设计定向

爨裁毫臻芯1弩匏没跨孛，尤其是复杂滋辍波诗中，对 懿激瓣，蒡对照DUT懿疆麓穗瘟，薅人王秘方法采

溯试工作的效率和可嚣性提出了更高的簧求。 判断设计是否正确。傻也可以使用随机诧激赫来驱

在传统的验汪方法中，也有将激励随机化的方 动DUT，并使用特定的机制来完成响应的自检测。

法，这样可以用较少的测试代码生成较岔、较全面的 利用随机化来产生激励可以看作一种近似的自

测试激励。这些方法减少了人为因素的干扰，能有效 动他激励产生，因为随机纯足够长的对阉詹，所生成

堍挺蹇验证翡l二终效率纛露豢鏊。 静激瓣霹数覆盖绝大郝分豹待验涯舞洼。毽莛缱粹

的隧枧化激励效率并不高，因为其中正确的，或是有

在SystemVerilog中，强调在验证巾使糟可重用

的验证IP，包括如何生成随机化激励。对于如何尽 意义的激励只占很少一部分。必须使用一定的约束

可能地使用已有的验征IP，以及编写符合标准的可 条件限制随机化的范嗣，从而产生大量随机而有意

义的激融。

纛瘸验证组件，SystemVerilog提供了一熬套的工痿

hRo：I／www．cicmag、Corn

万方数据

3在SystemVeriIog中

使用随机化激励 相关的，提供了测试平台对DUT的抽象和底层信号

连接。激励生成器则是测试平台中的激励源，编写适

当的激励发生器，就能够方便灵活地产生各种所需

SystemVerilog极大地扩展了验证的编写方式，

的激励。

SystemVerilog引入了面向对象的概念，强调基于已

有验证库或验证JP，按照面向对象的方法编写可重